沟槽结构以及形成该沟槽结构的方法

专利名称：沟槽结构以及形成该沟槽结构的方法
技术领域：
本发明的实施例一般涉及沟槽电容器，更具体地，涉及深沟槽电容器
结构以及用绝缘体上半导体(SOI)技术形成该结构的方法。
背景技术：
沟槽电容器广泛用于各种半导体的应用。例如，其中可以使用沟槽电
容器的嵌入式动态随机存取存储器(DRAM)技术在新兴的芯片上系统 (SoC )产品中起着重要作用。通过在同一芯片上集成嵌入式DRAM及逻 辑单元，已证实可以显著提高系统性能。由于在体硅衬底上实现的嵌入式 DRAM技术极为成功，因此用绝缘体上半导体(SOI)技术集成嵌入式 DRAM将进一步提升高端SOI服务器芯片的性能。

发明内容
鉴于上述情况，在此公开了改良的深沟槽电容器结构以及并入该深沟 槽电容器结构的存储器装置(例如，DRAM装置或嵌入式DRAM装置 (eDRAM))的实施例。深沟槽电容器及存储器装置实施例形成在绝缘体 上半导体(SOI)晶片上，以使绝缘体层在深沟槽蚀刻工艺后保持完整， 并且，可选地，使深沟槽电容器的深沟槽在不同的深度具有不同的形状和 尺寸。通过形成在不同的深度具有不同的形状和尺寸的深沟槽，可以使电 容器的电容选择性地变化且可以降低将电容器连接至另一器件(例如，存 储器装置中的晶体管，诸如DRAM或嵌入式DRAM装置中的传输晶体管) 的导电带的电阻。
还公开了形成深沟槽电容器以及并入该深沟槽电容器的存储器装置的
10方法的实施例。具体而言，在深沟槽电容器形成工艺期间，通过隔离物(spacer)保护绝缘体上半导体(SOI)晶片的绝缘体层。然而，通过在形 成隔离物之前拉回(pulling back) SOI和绝缘体层二者，在衬垫层中生成 突出物(overhang)。该突出物防止随后形成的隔离物受到等离子体和离 子的轰击以及在深沟槽反应离子蚀刻(RIE)工艺期间破裂。在RIE工艺 之前通过在隔离物的顶表面上形成薄保护层，可进一步保护隔离物。由于 保护层对于深沟槽RIE工艺具有大得多的耐受性，因此下伏的(underlying)隔离物保持完整。另外，可以使用于蚀刻SOI晶片每一层 的工艺选择性地变化，以使不同层内及不同深度处的深沟槽的尺寸和形状 选择性地变化，进而使深沟槽电容器的电容以及将深沟槽电容器连接至另 一器件(例如，存储器装置中的晶体管)的掩埋带的电阻选择性地变化。更具体地，在此公开了包括深沟槽的半导体结构的实施例。具体而言， 半导体结构可包括绝缘体上半导体(SOI)结构(例如，SOI晶片)，其 包括半导体层、半导体层下方的绝缘体层、以及绝缘体层下方的半导体 衬底。深沟槽包括至少三个不同区段并可用导电填充材料来填充。深沟槽的 第 一 区段可延伸穿过半导体层。深沟槽的第二区段可延伸穿过绝缘体层。 深沟槽的第三区段可延伸至衬底中。沟槽在不同的深度可具有不同的形状 和/或不同的宽度。也就是说，沟槽的不同区段以及第三区段的不同部分在 不同的深度可具有不同的形状和/或不同的宽度。例如，在一个实施例中，深沟槽的第一区段、第二区段、以及第三区 段的上部可全部具有相同的形状，诸如椭圆形(即，相同的第一形状)。 第三区段的在上部下方的中部可具有与第一形状不同的第二形状(例如， 八边形或矩形)。最后，第三区段的在中部下方的下部可具有也与第一形 状不同的第三形状(例如，矩形)。在该实施例中，每一区段可具有相同 的宽度。然而，深沟槽的宽度在区段之间以及在区段内的不同部分之间也 可有所不同。例如，第三区段可以比第一和第二区段窄或比第一和第二区 段宽。或者，第一区段、第二区段、和第三区段的上部可各具有相同的宽度(即，相同的第一宽度)，而深沟槽的第三区段的中部和下部可以比第 一宽度宽或比第一宽度窄。在另一实施例中，第一区段和第三区段的上部可各具有大约相同的第 一形状(诸如矩形)，而第二区段可具有与第一形状不同的第二形状(诸 如椭圆形)。另外，第三区段的在上部下方的中部可具有与第二形状不同 且与第一形状相同或不同的第三形状(例如，矩形或八边形)。最后，第 三区段的在中部下方的下部也可具有与第二形状不同的形状(例如，与第 一区段以及第三区段的上部相同的矩形)。如同先前所述的实施例，在该 实施例中，每一区段可具有相同的宽度。然而，深沟槽的宽度在区段之间 以及在区段内的不同部分之间也可有所不同。例如，第三区段可以比第一 和第二区段宽或比第一和第二区段窄。或者，第一区段、第二区段、和第 三区段的上部可各具有相同的宽度(即，相同的第一宽度)，而深沟槽的 第三区段的中部和下部可以比第一宽度宽。在这两个实施例中，半导体结构在衬底中可包含电容器，具体地，可 使用深沟槽的第三区段形成该电容器。具体而言，该电容器包括加衬深沟槽的介电衬里(liner) (212， 312)、第一导电板(例如，在用n型或p 型掺杂剂完全掺杂时为衬底本身，或在用n型或p型掺杂剂掺杂时为衬底 内的围绕沟槽的第三区段的区域)、以及在深沟槽的第三区段内包含导电 填充材料的第二导电板。在这两个实施例中，半导体结构可进一步包括存储器装置(例如，嵌 入式的动态存M储器(DRAM)装置)。该存储器装置可包括形成于相 同晶片上且电连接至电容器的晶体管。具体而言，存储器装置可包括晶体 管，该晶体管在半导体层中包括邻接深沟槽的第一区段且经由导电带(即， 在深沟槽的第一区段和第二区段中的导电填充材料)电连接至电容器的源 l漏极区域。另夕卜，如果深沟槽的第一区段包括除椭圆以外的形状(例如， 具有拐角的矩形)，则源^l/漏极区域可与拐角之一相吻合，使在导电带与 源^L/漏极区域之间的表面积接触最大化，并由此使在晶体管与电容器之间 的电阻最小化。还公开了形成上述半导体结构的方法的实施例。方法实施例各包括在
村底(例如，绝缘体上半导体(SOI)晶片)上提供在绝缘体层上包括半
导体层的结构。然后，在半导体层上形成村垫层(例如，可选的衬垫氧化 物层和衬垫氮化物层)，以及在衬垫层上形成硬^^=莫层。
接下来，执行笫一蚀刻工艺，该第一蚀刻工艺需要蚀刻穿过硬掩模层、 穿过衬垫层、穿过半导体层且穿过绝缘体层以暴露衬底。可选地，在该第 一蚀刻工艺期间，还可蚀刻在绝缘体层正下方的衬底的顶表面。执行该第 一蚀刻工艺可在半导体层中形成深沟槽的第一区段，在绝缘体层中形成深 沟槽的第二区段，以及如果适用，可在衬底中形成深沟槽的第三区段的过 度蚀刻上部。
然后，可将半导体层中的沟槽的第一区段的侧壁以及绝缘体层中的沟 槽的第二区段的侧壁拉回(即，平行于衬底表面进行蚀刻，以去除半导体 层及绝缘体层的部分且使沟槽的第一和第二区段变宽)，以使衬垫层的边 缘突出于第一和第二区段之上。该突出物保护随后形成的隔离物在后续深 沟槽蚀刻工艺期间不会受到损坏(其论述如下)。另外，如果在第一蚀刻 工艺期间过度蚀刻衬底顶表面，以使在衬底中形成沟槽的第三区段的上部， 则还可将该上部的侧壁拉回(即，平行于衬底表面进行蚀刻，以去除衬底 的部分且使沟槽的笫三区段的该上部变宽)，以进一步确保在后续蚀刻工 艺期间通过隔离物保护绝缘体层。
接下来，可以可选地用衬里加衬深沟槽的第一区段、第二区段、以及
(如果适用)第三区段的上部，以提高粘着性且释放应力(例如，在半导 体层与随后形成的隔离物之间)。然后，在沟槽的第一和第二区段的侧壁
(以及如果适用，如果在第一蚀刻工艺期间蚀刻衬底顶表面，则在衬底内 的任何暴露侧壁)上形成隔离物(例如，氮化物隔离物)。为进一步确保 隔离物在后续深沟槽蚀刻工艺期间受到保护(其论述如下)，可在隔离物 上形成保护层，以形成多层隔离物。该保护层可包括具有比隔离物显著高 的抗蚀刻性的材料(例如，氧化物)，且可例如通过沉积或通过转变隔离 物的顶表面来形成该保护层。接下来，可执行第二蚀刻工艺(即，深沟槽蚀刻工艺)。该第二蚀刻 工艺可包括蚀刻衬底，以使隔离物保持完整且沟槽的第三区段完全在衬底 中形成。可选地，在执行第二蚀刻工艺后，将所暴露的衬底的在第三区段 内的侧壁拉回(即，平行于衬底表面进行蚀刻，以去除衬底的部分且使沟 槽第三区段变宽)。结果，根据所执行的各种蚀刻工艺和拉回工艺，深沟 槽的不同区段(即，第一、第二和第三区段)以及第三区段的不同部分(即， 上部、中部和上部)可在不同的深度具有不同的形状和/或不同的宽度。
例如，在一个示范性方法实施例中，在第一蚀刻工艺期间，半导体层、 绝缘体层、以及衬底的顶表面都被蚀刻。然后，使用各向同性蚀刻工艺(例 如，化学湿法蚀刻)使半导体层中的沟槽第一区段的侧壁、绝缘体层中的 沟槽第二区段的侧壁、以及衬底中的沟槽第三区段的上部的侧壁都被拉回，
从而它们具有近似相同的形状，诸如椭圆形(即，相同的第一形状)，并 具有近似相同的宽度(即，相同的第一宽度)。如上所述，形成多层隔离 物，然后，在第二蚀刻工艺和可选的衬底拉回工艺期间，可以蚀刻村底， 从而使衬底中的沟槽的第三区段的部分在不同的深度具有不同的形状且可 选地具有不同的宽度。也就是说，在第二蚀刻和拉回工艺期间，通过隔离 物保护沟槽的第三区段的上部的侧壁，且暴露的衬底被蚀刻以及被可选地 拉回，以使沟槽的第三区段的中部具有不同于第一形状且比第一形状宽的 第二形状(例如，矩形或八边形)。还可蚀刻及拉回衬底，以使沟槽的第 三区段的下部具有不同于第一形状且比第一形状宽及与第二形状相同或不 同的第三形状(例如，矩形)。
在另一示范性方法实施例中，在第一蚀刻工艺期间，同样地蚀刻半导 体层、绝缘体层、及衬底的顶表面。然而，在该实施例中，并不通过执行 各向同性蚀刻工艺来拉回沟槽的第一区段和沟槽的第三区段的上部的侧 壁，而是执行各向异性蚀刻工艺(例如，使用含有氢氧化铵的蚀刻剂的湿 法蚀刻)。因此，半导体层中的深沟槽第一区段和衬底中的沟槽第三区段 的过度蚀刻的上部将具有第一形状(例如，矩形)，且绝缘体层中的深沟 槽第二区段将具有与第一形状不同的第二形状(例如，椭圆形)。然后，如同先前所述的实施例，形成多层隔离物，且在第二蚀刻工艺 和可选的村底拉回工艺期间可蚀刻衬底，以使深沟槽的第三区段的部分在 不同的深度具有不同的形状且可选地具有不同的宽度。也就是说，在第二 蚀刻和拉回工艺期间，通过多层隔离物保护沟槽第三区段的上部的侧壁， 然后蚀刻村底，以使村底中的沟槽的第三区段的中部具有与第二形状不同 且与第一形状相同或不同的第三形状(例如，矩形或八边形)。可进一步 蚀刻衬底，以使沟槽第三区段的下部具有与第一区段和第三区段的上部相 同的第一形状(例如，矩形)。
一旦形成深沟槽，即可在衬底中形成电容器。具体而言，如果衬底尚
未用n型或p型掺杂剂进行重掺杂以形成第一导电板，则可(例如，用n 型或p型掺杂剂膝杂衬底的邻接第三区段的区域，以形成第一导电板(即， 掩埋板)。可在拉回所暴露的衬底以调整第三区段宽度的可选工艺之前或 之后执行该掺杂工艺。然后，用介电衬里(212， 312)对深沟槽加衬并用 导电填充材料填充深沟槽，以在深沟槽的第三区段中形成第二导电板。
还可邻接电容器形成晶体管，以形成存储器装置(例如，嵌入式动态 随才踏取存储器(DRAM)装置)。具体而言，可如此形成晶体管，以使 晶体管的源极/漏极区域在半导体层中被定位为邻接深沟槽的第 一 区段，且 经由导电带(即，深沟槽的第一区段和第二区段中的导电填充材料)电连 接至第三区段中的电容器。另外，如果以椭圆形以外的形状(例如，具有 拐角的矩形，参见上述第二结构实施例)形成深沟槽的第一区段，则可形 成这样的源极/漏极区域，其与矩形的第一区段的拐角之一相吻合，以使在 导电带与源极/漏极区域之间的表面积接触最大化，并由此使在晶体管与电 容器之间的电阻最小化。
当结合以下说明和附图考虑时，可更好地认识和理解本发明的实施例 的以上及其它方面。然而，应理解，虽然以下说明指出本发明的优选实施 例及其许多特定细节，但仅是通过示例而非限制的方式给出的。在本发明 实施例的范围内且不背离其精神的情况下，可进行许多改变和修改，而本 发明的实施例包括所有此类修改。


从参考附图给出的以下详细说明，可更好地理解本发明的实施例，其
中
图1为示例嵌入式动态随M取存储器装置的示意图； 图2a和2b为示例本发明的深沟槽结构的实施例的截面示意图和平面 示意图3a和3b为示例本发明的深沟槽结构的另一实施例的截面示意图和 平面示意图4为示例本发明的存储器装置的实施例的示意图5为示例本发明的另一存储器装置的实施例的示意图6为示例本发明的方法实施例的流程图7为示例局部完成的深沟槽结构的示意图8为示例局部完成的深沟槽结构的示意图9a和9b为示例图2a和2b的局部完成的深沟槽结构的截面示意图
和平面示意图IO为示例局部完成的深沟槽结构的示意图 图11为示例局部完成的深沟槽结构的示意图 图12为示例局部完成的深沟槽结构的示意图；以及 图13a和13b为示例图3a及3b的局部完成的深沟槽结构的截面示意
图和平面示意图。
具体实施例方式
将参考附图所示例的且在下列说明中详细解说的非限制实施例，更充 分地解释本发明的实施例及其各种特征和有利细节。应注意，附图中所示 例的特征未必按照比例绘制。将省略对公知组件和处理技术的说明，以免 不必要地混淆本发明的实施例。此处所用的实例仅仅旨在便于理解实施本 发明实施例的方式，并进一步使本领域技术人员能够实施本发明的实施例。因此，不应将这些实例解释为限制本发明的实施例的范围。
如上所述，嵌入式动态随M取存储器(eDRAM )技术在新兴的芯片 上系统(SoC)产品中起着重要的作用。参考图l， eDRAM基元100典型 地包括深沟槽电容器110，例如，其通过掩埋在浅沟槽隔离区域170内的 导电带130而连接至传输晶体管120 (即，传输门(pass gate)晶体管、 存取晶体管等)的源^漏极区域129,该传输晶体管120进一步包括沟道 区域126、栅极电介质124、以及栅极导体122。电容器110储存电荷，且 晶体管120经由导电带130传输电荷至电容器110及从电容器110传输电 荷。在储存电容器110中的电荷的有或无代表数据位。
通过在相同芯片上集成eDRAM和逻辑单元，已证实可以显著提高系 统性能。由于在体硅衬底上实现的eDRAM技术极为成功，因此用绝缘体 上半导体(SOI)技术集成eDRAM将进一步提升高端SOI服务器芯片的 性能。然而，SOI eDRAM技术的^A也带来显著的挑战。具体而言，早 期尝试对该技术的研发由于在SOI晶片的硅层103下方的掩埋氧化物 (BOX)层102的强烈底切(undercut) l卯，因而无法产生牢靠的SOI eDRAM芯片。BOX层102的该底切l卯造成相邻器件间的短路和/或器件 可靠性上的问题。
Radens等人于2003年5月20日的标题为"Silicon-on-insulator vertical array device trench capacitor DRAM"的美国专利第6,566,177号(在此引 入其内容作为参考)教导通过在蚀刻深沟槽之前在初始沟槽侧壁上形成氮 化物侧壁隔离物来保护BOX层的方法。然而，因为氮化物隔离物厚度的 限制及由于硅与氮化物之间有限的蚀刻选择性，该氮化物隔离物可能在深 沟槽蚀刻期间破裂。具体而言，增加氮化物隔离物厚度可降低隔离物在后 续深沟槽反应离子蚀刻(RIE)中破裂的机会，但这实际上将减小沟槽开 口的尺寸。并不希望沟槽变窄，因为这将增加深沟槽RIE的困难度。此夕卜， 这还降低沟槽深度，因而使得沟槽电容降低。随着沟槽尺寸缩减为150nm 以下，增加氮化物隔离物厚度即使可能也会变得极不切实际。 一般而言， 氮化物隔离物厚度的限制为约15纳米(nm)。另一方面，沟槽深度通常为若干微米(pm)。如此高的纵横比(即，深沟槽深度与氮化物隔离物厚度之间的比率)意味着硅与氮化物之间的蚀刻选择性必须高到足以在深沟槽蚀刻期间保留氮化物隔离物。不幸的是，目前的技术很难达到高选择性。简言之，薄的氮化物隔离物以及硅与氮化物之间有限的蚀刻选择性使得氮化物隔离物^f艮难在深沟槽蚀刻后保留下来。结果，将由于破裂的氮化物隔
离物而发生对BOX层的强烈的底切。
鉴于上述情况，在此公开了改良的深沟槽电容器结构以及并入该深沟槽电容器结构的存储器装置(例如，动态随才A^取存储器(DRAM)或嵌入式DRAM装置(eDRAM))的实施例。深沟槽电容器以及存储器装置实施例形成于绝缘体上半导体(SOI)晶片上，以使绝缘体层在深沟槽蚀刻工艺后保持完整，且可选地使深沟槽电容器的深沟槽在不同的深度具有不同的形状和尺寸。通过形成在不同的深度具有不同的形状和尺寸的深沟槽，可以使电容器的电容选择性地变化且可降低将电容器连接至另一器件(例如，存储器装置中的晶体管，诸如DRAM或eDRAM装置中的传输晶体管)的导电带的电阻。
还公开了形成深沟槽电容器和并入该深沟槽电容器的存储器装置的方法实施例。具体而言，在深沟槽电容器形成工艺期间，通过隔离物(例如，氮化物隔离物)保护绝缘体上半导体(SOI)晶片的绝缘体层。然而，通过在形成隔离物之前拉回SOI和绝缘体层二者，在衬垫层中生成突出物。该突出物防止随后形成的隔离物受到等离子体和离子的轰击以及在深沟槽反应离子蚀刻(RIE)工艺期间破裂。可通过在RIE工艺之前在隔离物顶表面上形成薄保护层，从而形成多层隔离物，来进一步保护隔离物。由于保护层对于深沟槽RIE工艺具有大得多的耐受性，因此下伏的隔离物保持完整。另外，可使用于蚀刻SOI晶片每一层的工艺选择性地变化，以使沟槽尺寸和形状在不同层内且在不同深度选择性地变化，以使沟槽电容器的电容以及将深沟槽电容器连接至另一器件(例如，存储器装置中的晶体管，诸如DRAM或eDRAM装置中的传输晶体管)的掩埋导电带的电阻选择性地变化。更具体地，参考图2a和3a，在此〃〉开了包括深沟槽250、 350的半导体装置295、 395的若干实施例。具体而言，该结构可包括绝缘体上半导体(SOI)结构(例如，SOI晶片)，其包括半导体层203、 303;半导体层203、 303下方的绝缘体层202、 302;以及绝缘体层202、 302下方的半导体衬底201、 301。
半导体层203、 303以及衬底201、 301可包含一种或多种半导体材料，其包括但不限于硅；锗；硅锗；碳化硅；实质上由III-V族化合物半导
体构成的材料，其具有由公式Alx!Gax2lnx3As^PY2NY3SbY4所定义的组成
物，其中X1、 X2、 X3、 Yl、 Y2、 Y3及Y4代表相对比例，各大于或等于零，且X1+X2+X3+Y1+Y2+Y3+Y4=1 (l为总相对摩尔量)；以及实质上由一种或多种II-VI族化合物半导体构成的材料，这些材料具有组成物ZnA1CdA2SeB1TeB2，其中Al、 A2、 Bl及B2为相对比例，各大于或等于零，且A1+A2+B1+B2=1 (l为总摩尔量)。
另外，整个半导体层203、 303或其一部分以及衬底201、 301可为非晶、多晶、或单晶。整个半导体层203、 303或其一部分以及衬底201、 301可受到应变。最后，半导体层203、 303以及衬底201、 301可包含相同或不同材料并可具有相同或不同晶向。
绝缘体层202、 302可包含一种或多种介电材料，其包括但不限于氧化硅、氮化硅；氮氧化硅；以及合适的高k材料。高k材料的实例包括但不限于金属氧化物，诸如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆珪、氧化钽、氧化钛、氧化钡锶钛、氧化钡钬、氧化锶钬、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。
在一个实施例中，绝缘体上半导体结构可包括绝缘体上硅晶片，其具有包含珪的半导体层203、 303及衬底201、 301、以及包含掩埋氧化珪(BOX)层的绝缘体层202、 302。
深沟槽250、 350可包括至少三个不同区段251-253、 351-353并可用导电填充材料215、 315来填充。导电填充材料215、 315可例如包含多晶或非晶珪、锗、珪锗、金属(例如，钨、钛、钽、钌、钴、铜、铝、铅、
19柏、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、硅化钨、氮化钨、氮化钛、氮化钽、氧化钌、硅化钴、硅化镍)、或这些材料
的任何合适组合。导电填充材料215、 315可进一步用p型掺杂剂(例如，硼(B)、镓(Ga)、铟(In)、和/或铊(Tl))进行掺杂，或用n型掺杂剂(例如，磷(P)、砷(As)和/或锑(Sb))进行重掺杂。
深沟槽250、 350的第一区段251、 351可延伸穿过半导体层203、 303。深沟槽250、 350的第二区段252、 352可延伸穿过绝缘体层202、 302。深沟槽250、 350的第三区段253、 353可延伸到衬底201、 301中。不同区段251-253、 351-353以及第三区段253、 353的不同部分261-263、 361-363可在不同的深度具有不同的形状和/或不同的宽度。
例如，分别结合参考图2a和2b中的半导体结构295的截面图和平面图，在一个实施例中，深沟槽250的第一区段251、第二区段252以及第三区段253的邻接绝缘体层202的上部261 (即，第一部分)可全部具有相同的形状(即，相同的第一形状)。具体而言，它们可各具有椭圆形形状(参见形状B1-B1、 C1-C1及D1-D1)。第三区段253的在上部261下方的中部262 (即，第二部分)可具有与第一形状不同的第二形状。具体而言，中部262可具有八边形(参见形状E1-E1)或矩形形状(参见形状E1'-E1')。第三区段253的在中部262下方的下部263 (即，第三部分)可具有与第一形状不同且与第二形状相同或不同的第三形状。具体而言，
下部263可具有矩形形状(参见形状F1-F1)。
在该实施例中，每一区段251-253可具有近似相同的宽度。然而，深
沟槽的宽度在区段之间以及在区段内的不同部分之间也可有所不同。例如，整个第三区段253可以比第一和第二区段251-252宽或窄。或者，如图2a-2b所示，第一区段251、第二区段252及第三区段253的上部261 (即，第一部分)可各具有近似相同的宽度281 (即，相同的第一宽度)，且深沟槽250的第三区段253的中部和下部262-263 (即，第二和第三部分)可以比较宽(即，具有大于第一宽度281的相同第二宽度282)(如图所示)或比较窄(即，具有小于第一宽度281的相同第二宽度282)。分别结合参考图3a和3b中的半导体结构395的截面图和平面图，在另一实施例中，第一区段351和可选地第三区段353的邻接绝缘体层302的上部361 (即，第一部分)可各具有近似相同的形状(即，第一形状)。具体而言，第一形状可以是矩形(参见形状B1-B1和D1-D1)。第二区段352可具有与第一形状不同的第二形状。具体而言，第二形状可以是椭圆形(参见形状C1-C1)。另夕卜，第三区段353的在上部361下方的中部362(即，第二部分)可具有与第二形状不同且与第一形状相同或不同的第三形状。具体而言，该第三形状可以是八边形(参见形状E1-E1)或矩形(参见形状E1，-E1')。第三区段353的在中部362下方的下部363 (即，第三部分)可具有与第一区段351相同的(矩形)形状。最后，第三区段353的在中部362下方的下部363 (即，第三部分)可具有与第三区段353的中部362的相同形状或不同形状。
如同先前所述的实施例，在该实施例中，区段351-353的每一者可具有近似相同的宽度(例如，如图3a-3b所示例的)。然而，深沟槽的宽度在区段之间及在区段内的不同部分之间也可有所不同。例如，整个第三区段353可以比第一和第二区段351-352宽或窄。或者，第一区段351、第二区段352及第三区段353的上部361 (即，第一部分)可各具有近似相同的宽度(即，相同的第一宽度)，且深沟槽350的第三区段353的中部和下部362-363 (即，第二及第三部分)根据工艺和应用而可以比较窄或比较
宽o
再次参考图2a和3a，在这两个实施例中，半导体装置295、 395在衬底201、 301中可包括电容器210、 310，具体地，使用深沟槽250、 350的第三区段253、 353来形成该电容器210、 310。具体而言，该电容器210、310可包括对深沟槽250、 350加衬的节点介电衬里212、 312;第一导电板211、 311，其包括用n型或p型掺杂剂重掺杂的衬底201、 301或在衬底内的掩埋板(即，衬底中的邻接深沟槽第三区段的导电区域，诸如硅衬底201、 301内的围绕深沟槽250、 350的第三区段253、 353的高掺杂的n型或p型掺杂区域)；以及第二导电板213、 313，其包含在深沟槽250、350的第三区段253、 353内的导电填充材料215、 315。
通过使深沟槽的不同区段在不同深度的形状和宽度变化，可以使电容 器的电容选择性地变化。具体而言，通过使深沟槽的第三区段253、 353 的至少中部和下部262-263、 362-363形成为比深沟槽的第一和第二区段 251-252、 351-352宽，可在不侵占半导体层203、 303中所形成的其它器件 的情况下，增加电容器210、 310的电容。
半导体装置295、 395可进一步被并入存储器装置中，诸如嵌入式动态 存取存储器(eDRAM )装置200 (参见图4 )或300 (参见图5 )。该存储 器装置200、 300可包括晶体管220、 320 (例如，金属氧化物半导体场效 应晶体管)，其形成于相同晶片上且电连接至电容器210、 310。具体而言， 存储器装置200、 300可包括晶体管220、 320，其包括半导体层203、 303 中的源极/漏极区域229和229'、 329和329';沟道区域226、 326;栅极电 介质224、 324;以及栅极导体222和322。源457漏极区域229和329邻接 深沟槽的第一区段251、 351且经由导电带230、 330 (即，深沟槽的第一 区段251、 351和第二区段252、 352中的导电填充材料215、 315)而电连 接至电容器210、 310。
应注意，可在存储器装置200、 300形成期间，通过在半导体层203、 303中且具体地在第一区段251、 351的顶部内形成浅沟槽隔离区域270、 370，掩埋该导电带230、 330。
另外，如图5所示，如果深沟槽的第一区段351如在半导体结构395 中一样地包括椭圆形以外的形状(例如，具有拐角的矩形，参见图3a-3b 的B1-B1)，则源^l/漏极区域329可以与矩形第一区段的拐角331之一相 吻合，以使导电带330与源^L/漏极区域329之间的表面积接触最大化，并 由此使在晶体管320与电容器310之间的电阻最小化。
参考图6，还7>开了形成上述半导体结构的方法实施例。参考图6中 的602，本方法实施例各包括提供诸如绝缘体上半导体(SOI)晶片的结构， 其中半导体层203、 303在衬底201、 301上的绝缘体层202、 302上。然后， 在半导体层203、 303上形成包括例如可选衬垫氧化物层和衬垫氮化物层的衬垫层204、 304，并在村垫氮化物层上形成石更^^莫层205、 305 (例如，另 一氧化物层)(参见图7)。
晶片结构的半导体层203、 303以及衬底201、 301可各包含一种或多 种半导体材料，其包括但不限于硅；锗；硅锗；碳化硅；实质上由III-V 族化合物半导体构成的材料，其具有由公式AlxlGaX2InX3AsY1PY2NY3SbY4 所定义的组成物，其中X1、 X2、 X3、 Yl、 Y2、 Y3及Y4代表相对比例， 各大于或等于零，且X1+X2+X3+Y1+Y2+Y3+Y4=1 (1为总相对摩尔量)； 以及实质上由一种或多种II-VI族化合物半导体构成的材料，这些材料具 有组成物ZnA1CdA2SeB1TeB2，其中Al、 A2、 B1及B2为相对比例，各大 于或等于零，且A1+A2+B1+B2=1 (l为总摩尔量)。
另外，整个半导体层203、 303或其一部分以及衬底201、 301可为非 晶、多晶、或单晶。整个半导体层203、 303或其一部分以及衬底201、 301 可受到应变。最后，半导体层203、 303以及衬底201、 301可包含相同或 不同材料并可具有相同或不同晶向。
绝缘体层202、 302可包含一种或多种介电材料，其包括但不限于氧 化硅、氮化硅；氮氧化硅；以及高k材料。适宜的高k材料的实例包括但 不限于金属氧化物，诸如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧 化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、 氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。
在一个实施例中，绝缘体上半导体结构可包括绝缘体上硅晶片，其具 有包含珪的半导体层203、 303及村底201、 301、以及包含掩埋氧化硅 (BOX)层的绝缘体层202、 302。
接下来，参考图6中的604，执行第一蚀刻工艺，其需要蚀刻穿过硬 掩模层205、 305、蚀刻穿过衬垫层204、 304;蚀刻穿过半导体层203、 303; 并蚀刻穿过绝缘体层202、 302，以暴露衬底201、 301 (参见图8)。可使 用任何构图技术(例如，常规光刻)及蚀刻技术(例如，其中蚀刻为定向 (即，与衬底近似垂直)的选择性反应离子蚀刻(RIE))，来完成该第 一蚀刻工艺。可选地，在该第一蚀刻工艺604期间，还可蚀刻在绝缘体层202、 302正下方的衬底201、 301的顶表面。因此，执行该第一蚀刻工艺 可在半导体层203、 303中形成深沟槽250、 350的第一区段251、 351，在 绝缘体层202、 302中形成深沟槽250、 350的第二区段252、 352，以及如 果适用，在村底201、 301中形成深沟槽250、 350的第三区段253、 353 的上部261、 361 (即，第一部分)。根据第一蚀刻工艺的蚀刻条件，沟槽 的侧壁可为垂直的(即，半导体层中的沟槽的第一区段以及绝缘体中的沟 槽的第二区段具有基本相同的宽度)或为稍微锥形的(即，沟槽的宽度从
沟槽的第一区段向沟槽的第二区段逐渐缩小)。
然后，参考图6的606，可将半导体层中的沟槽的第一区段以及绝缘 体层中的沟槽的第二区段的侧壁拉回(即，平行于村底表面进行蚀刻，以 去除半导体层和绝缘体层的部分，并从而使沟槽的第一和第二区段变宽)。
也就是说，将在沟槽的第一区段内的半导体层的部分去除(即，近似平行 于衬底进行蚀刻)，且将在沟槽的第二区段内的绝缘体层的部分去除(即， 近似平行于衬底进行蚀刻)，以便衬垫层的边缘突出于第一区段和第二区 段之上。具体而言，通过拉回侧壁，可在衬垫氮化物层中生成突出物。该 突出物防止随后形成的隔离物(其论述如下)及因此防止绝缘体层由于后 续第二蚀刻工艺(即，深沟槽蚀刻工艺，参见下文中对工艺614的论述) 而受到损坏。另外，如果在第一蚀刻工艺期间过度蚀刻衬底顶表面以在衬 底中形成沟槽的第三区段的上部，则也可与半导体层的拉回(即，平行于 衬底表面进行蚀刻，以去除衬底的部分且使沟槽第三区段的该上部变宽) 的同时，在工艺606处拉回沟槽第三区段的上部的侧壁，以进一步确保绝 缘体层在第二蚀刻工艺期间受到隔离物的保护。
在执行拉回工艺606之后，可以可选地用衬里(例如，氧化物或氮化 物村里)对深沟槽的第一和第二区段加衬(以及如果适用，参考图6中的 608,对第三区段的上部加衬)，以提高粘着性且释放在半导体层(例如， 硅层)与随后形成的隔离物(例如，氮化物隔离物，参见下文中对工艺610 的论述)之间的应力。然后，在第一区段、第二区段的侧壁以及如果适用， 在衬底内的任何暴露侧壁(例如，如果在第一蚀刻工艺期间衬底的顶表面4皮蚀刻)上，形成隔离物(例如，氮化物隔离物)(图6中的工艺610)。 为了进一步确保保护隔离物并由此保护绝缘体层，在后续第二蚀刻工艺期 间(即，深沟槽蚀刻工艺，参见下文中对工艺614的论述)，可在隔离物 上形成隔离物保护层，从而形成多层隔离物(图6中的工艺612)。该隔 离物保护层可包含介电材料(例如，氧化物)，其抗蚀刻性显著高于用以 形成隔离物的材料(例如，氮化物)。
更具体而言，为了在工艺610-612中形成多层隔离物，优选包含氮化 物材料的隔离物、以及优选包含氧化物或氮化物材料的可选的下伏衬里可 通过任何常规技术形成，包括但不限于氧化、氮化、化学气相沉积(CVD )、 低压CVD (LPCVD)、等离子体辅助CVD (PECVD )、臭氧原珪酸四 乙酯(TEOS)沉积、原子层沉积(ALD)、快速热沉积(RTP)。氮化 物材料的厚度为约2nm至20nm，更优选为约10-15nm。可选的下伏氧化 物衬里(如果存在)可具有的厚度为约2-20nm，更优选为约2-5nm。
具有显著高于下伏隔离物材料的抗蚀刻性的隔离物保护层可包含一种 或多种材料，其包括但不限于氧化物(例如，氧化硅)、金属(例如， 鴒、钛、钽、钌、钴、铜、铝、铅、賴、锡、银、金)、金属化合物材料
(例如，氮化钽、氮化钛、珪化钨、氮化钨、氮化钛、氮化钽、珪化钴、 硅化镍)。隔离物保护层可通过任何合适的技术形成，其包括但不限于 原子层沉积(ALD )、化学气相沉积(CVD )、低压化学气相沉积(LPCVD )、 等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积
(HDPCVD)、次大气压化学气相沉积(SACVD)、快速热化学气相沉 积(RTCVD)、高温氧化物沉积(HTO)、低温氧化物沉积(LTO)、 限制反应处理CVD (LRPCVD)、超高真空化学气相沉积(UHVCVD)、 金属有机化学气相沉积(MOCVD)、物理气相沉积、溅射、镀敷、蒸发、 离子束沉积、电子束沉积、以及激光辅助沉积。
如上所述，隔离物保护层可包含氧化硅材料。具体而言，氧化物隔离 物保护层可通过常规的沉积技术形成，诸如化学气相沉积(LPCVD)、原 子层沉积(ALD )、高温氧化物沉积(HTO)、或^f氐温氧化物沉积(LTO )。
25或者，可通过将下伏氮化物隔离物的一部分(即，暴露表面)转变成氧化 物，形成氧化物隔离物保护层。这可通过氧化来完成，诸如原位蒸汽产生
(ISSG)、基于自由基的氧化、湿法氧化、干法氧化。最后，还可通过首 先在氮化物层上沉积非晶或多晶硅，然后再利用氧化将硅层转变成氧化硅, 来形成氧化物隔离物保护层。
然后，可蚀刻隔离物保护层、隔离物层、以及可选衬里，以形成多层 隔离物，其覆盖绝缘体上半导体(SOI)层(即，半导体层203)中的沟槽 第一区段251的侧壁、掩埋氧化物(BOX)层(即，绝缘体层202)中的 沟槽第二区段251的侧壁、以及如果适用，衬底201中的沟槽第三区段253 的上部261的侧壁。
接下来，参考图6的工艺614，执行第二蚀刻工艺。该第二蚀刻工艺 可包括垂直地蚀刻至村底(即，与衬底近似垂直)，以使隔离物保持完整， 且深沟槽的第三区段完全形成于第二区段下方的衬底中。也就是说，如果 在第一蚀刻工艺期间未蚀刻沟槽第三区段的上部，则将沟槽第三区段的上 部、中部及下部(即，分别为第一、第二及第三部分)蚀刻至衬底中。或 者，如果在第一蚀刻工艺期间形成沟槽第三区段的上部，则在上部下方蚀 刻深沟槽第三区段的中部(即，第二部分)，以及在中部下方蚀刻下部(即， 第三部分)。使用常规工艺，诸如反应离子蚀刻(RIE)工艺，完成该第 二蚀刻工艺614。根据蚀刻条件，通过第二蚀刻工艺生成的沟槽第三区段 的宽度近似相同，或沿着沟槽第三区段的深度而变化。
可选地，在工艺614中执行第二蚀刻工艺后，可拉回所暴露的衬底的 侧壁，以使深沟槽第三区段的宽度变化(工艺616)。也就是说，可将第 三区段中的部分衬底去除(即，近似平行于衬底进行蚀刻)，以使沟槽变 宽。
在第二蚀刻工艺614和可选拉回工艺616期间，可能消耗多层隔离物 的隔离物保护层的全部或部分。然而，在隔离物保护层的氧化物和衬底的 与衬垫层204中的突出物耦合的硅之间的良好蚀刻选择性可确保下伏的氮 化物隔离物在工艺614-616中完全形成深沟槽250之后保持完整。结果，根据所执行的各种蚀刻工艺和拉回工艺，深沟槽的不同区段(即，第一、 第二和第三区段)以及第三区段的不同部分(即，上部、中部和下部)可 在不同的深度具有不同的形状和/或不同的宽度。
例如，在一个方法实施例中，在第一蚀刻工艺期间，与衬底近似垂直
地使硬掩一莫层205、衬垫层204、半导体层203、绝缘体层202及衬底201 的顶表面都被蚀刻(图6和图8中的604)。如上所述，可使用常规的光 刻和选择性RIE^支术完成该步骤604。然后，半导体层203中的沟槽250 的第一区段251的侧壁、绝缘体层202中的沟槽250的第二区段252的侧 壁、以及村底201中的沟槽250的第三区段253的上部261的侧壁都被拉 回(即，近似平行于衬底进行蚀刻，以去除半导体层、绝缘体层及衬底的 部分，并从而使沟槽的第一区段、第二区段、及第三区段的上部变宽)， 以使它们具有近似相同的第一形状和近似相同的第一宽度(图6中的617)。 具体而言，分别如图9a和9b的截面图和平面图所示例的，沟槽250 在第一蚀刻工艺604之后穿过硬4^模层205、穿过衬垫层204、穿过半导体 层203、穿过绝缘体层202及ii^衬底201的上部261中的形状将为椭圆 形(参见形状A0-A0、 A1-A1、 B1-B1、 C1-C1及D1-D1)。通过4吏用各向 同性拉回工艺，可维持该椭圆形。也就是说，可使用各向同性蚀刻工艺以 拉回不同区段的侧壁，以使沟槽形状在半导体层203中的第一区段251中、 在绝缘体层202中的第二区段252中、以及在村底261中的第三区段253 的上部261中保持椭圆(参见形状B1-B1、 C1-C1、及D1-D1)。另外， 可如此执行各向同性拉回工艺，以使形状B1-B1、 C1-C1及D1-D1的宽度 保持相同，且使形状B1-B1、 C1-C1及D1-D1的侧壁保持对齐。由此，衬 垫氮化物层204中的沟槽的宽度(参见A1-A1)将小于沟槽在下方的区段 251、 252、 253中的宽度，此外，衬垫层204的边缘206将提供保护的突 出物。
更具体而言，在工艺617期间，可通过湿法硅蚀刻工艺利用含有硝酸 氬氟酸(nitric hydrofluoric acid)的蚀刻剂，同时将SOI层(即，半导体 层203 )中的沟槽250的第一区段251的侧壁及硅衬底201中的沟槽250的第三区段253的上部261的侧壁拉回(即，近似平行于衬底进行蚀刻， 以去除SOI层及衬底的部分，并从而使沟槽的第一区段和第三区段的上部 变宽)。或者，该拉回可使用等离子体蚀刻或化学下游蚀刻(CDE)。
可使用常规的湿法氧化物蚀刻工艺，利用含有氢氟酸(HF)(诸如緩 冲氢氟酸(BHF)或稀释氢氟酸(DHF))的蚀刻剂，将掩埋氧化物(BOX) 层(即，绝缘体层202 )中的沟槽250的第二区段252的侧壁拉回(即， 近似平行于衬底进行蚀刻，以去除绝缘体层的部分，并从而使沟槽的第二 区段变宽)。或者，可使用干法蚀刻工艺，诸如等离子体蚀刻或干法化学 氧化物去除，将BOX层202拉回(即，近似平行于衬底进行蚀刻)。
可在两个独立的工艺中完成BOX层202中的沟槽第二区段252的侧 壁的拉回、SOI层203中的沟槽第一区段251的侧壁的拉回、以及沟槽第 三区段253的上部261的侧壁的拉回。或者，可在包括两个步骤的集成工 艺中完成第二区段252的侧壁的拉回以及第一区段251和第二区段的上部 261的侧壁的拉回。例如，可使用包括BHF蚀刻及随后的硝酸氢氟酸蚀刻 或者包括硝酸氢氟酸蚀刻及随后的BHF蚀刻的集成工艺。通过各向同性地 拉回BOX层202和SOI层203 (以及衬底201中的第三区段253的过度 蚀刻的上部261)，在衬垫氮化物层204下方的沟槽比较宽，但形状保持 相同形状。优选地，BOX层202中的第二区段252的侧壁、SOI层203中 的第一区段251的侧壁、以及衬底201中的第三区段253的上部261的侧 壁都被拉回(即，近似平行于衬底进行蚀刻)近似相同的量，以使深沟槽 250的第一区段251的侧壁、深沟槽250中第二区段252的侧壁、以及深 沟槽250的第三区段253的上部261的侧壁对准。
参考图10，在第一蚀刻工艺604之后，可形成可选衬里240 (例如， 氧化物或氮化物衬里)，接着形成隔离物241 (例如，氮化物隔离物层) 和隔离物保护层242(例如，氧化物隔离物保护层)，如以上针对步骤608-612 所述。在一个实施例中，可选衬里240包含通过热氧化或化学氧化所形成 的氧化硅。在一个实施例中，可选衬里240包含通过热氮化所形成的氮化 硅。在一个实施例中，在隔离物241下方未形成任何衬里。在一个实施例
28中，隔离物241包含通过化学气相沉积(CVD )或通过CVD形成的热氮 化所形成的氮化硅。在一个实施例中，隔离物保护层242包含通过基于自 由基的氧化或原位蒸汽产生(ISSG)氧化所形成的氧化硅，以将氮化物隔 离物的一部分转变成氧化物。在一个实施例中，通过化学气相沉积(CVD) 形成隔离物保护层242。可选地，可在形成每一个或所有层之后，执行一 个或多个退火工艺。
参考图11，图中可选衬里240被省略(即未显示)，蚀刻隔离物保护 层242和隔离物层241，以使剩余的材料241-242形成多层隔离物以覆盖 SOI层(即，半导体层203)中的沟槽250的第一区段251的侧壁、掩埋 氧化物(BOX)层(即，绝缘体层202)中的沟槽第二区段251的侧壁、 以及衬底201中的沟槽第三区段253的上部261的侧壁(参见图6中的步 骤608-612)。
然后，在该方法实施例的第二蚀刻和拉回工艺614-616期间，蚀刻衬 底201，以使深沟槽250的第三区段253的部分261-263在不同的深度具有 不同的形状(参见步骤618)。也就是说，如上所述，在工艺617期间， 第一区段251、第二区段252以及第三区段253的上部261的第一形状可 包括椭圆形。然而，参考图2a-2b，在第二蚀刻工艺614期间蚀刻衬底201， 以使沟槽250的第三区段253的中部262 (即，沟槽第三区段的在上部261 下方的第二部分)具有与第一形状不同的第二形状，iW吏沟槽250的第三 区段253的下部263 (即，第三区段的在中部下方的第三部分)具有与第 一形状不同且与第二形状相同或不同的第三形状。
由于不同晶向的不同蚀刻速率，可以完成在不同的深度以不同的形状 蚀刻沟槽250。例如，参考图2b，可以八边形形状(参见形状E1-E1)形 成沟槽250中的第三区段253的中部262，其中在瓶颈下方(即，在上部 261的下方)的区域中交替{110}和{100}平面；或可以矩形形状(参见形状 E1'-E1')形成，其中全部是{100}平面。沟槽250的形状可进一步维持相同 或有所改变，例如，从八边形改为矩形(参见形状F1-F1)，其中晶片表 面属于{100}平面之一时，靠近沟槽底部的区域全部是{110}平面。也就是说，如上所述，第一蚀刻工艺604可以在沟槽250中的第一区段251、第二区 段252和第三区段253的上部261中分别产生椭圆形(参见形状B1-B1、 C1-C1及D1-D1)，而由于不同的蚀刻速率，可以八边形(参见形状E1-E1) 形成第三区段253的中部262，且可以矩形(参见形状F1-F1)形成第三区 段253的下部263。
另外，参考图12，在蚀刻深沟槽250的第三区段253的中部和下部262、 263(即，第二和第三部分)之后，可以可选地将中部和下部的侧壁拉回(即， 平行于衬底表面进行蚀刻，以去除衬底的部分且使沟槽第三区段的中部和 下部变宽)，以使它们比第三区段253的上部261 (即，第一部分)宽且 比第一和第二区段251-252宽。可以通过使用各向同性蚀刻工艺，将中部 和下部262、 263的侧壁拉回(即，近似平行于4于底进行蚀刻)，以维持它 们的形状(参见图2b的形状E1-E1)(即，使中部维持八边形且使下部维 持矩形)。可通过湿法蚀刻工艺，利用含有硝酸氢氟酸的蚀刻剂，完成该 各向同性蚀刻，各向同性硅蚀刻则可使用等离子体蚀刻和化学下游蚀刻 (CDE)。或者，可通过使用不同晶向具有不同蚀刻速率的各向异性蚀刻 工艺，将中部和下部262、 263的侧壁拉回(即，近似平行于衬底进行蚀刻)。 结果，中部262的形状从八边形改变为矩形(参见图2b的形状E1'-E1，)。 可通过湿法工艺(例如，利用含有氢氧化铵、四甲基氢氧化铵(TMAH)、 联氨、乙二胺邻苯二酚(EDP )、碱性溶液(例如，氢氧化钾(KOH )等) 的蚀刻剂的工艺)或干法蚀刻工艺(例如，等离子体蚀刻、反应离子蚀刻、 化学干法蚀刻等)完成各向异性硅蚀刻工艺。
在另一方法实施例中，在第一蚀刻工艺期间半导体层303、绝缘体层 302、以及村底301的顶表面都被蚀刻，以在半导体层303中形成沟槽350 的第一区段351、在绝缘体层302中形成沟槽350的第二区段352、以及在 衬底301中形成沟槽350的第三区段353的上部361(即，第一部分)(图 6的步骤604，参见图8)。如上所述，可使用常规的光刻和选择性RIE技 术完成该步骤604。然而，在该示范性实施例中，结合参考图13a-13b，在 工艺606中使用各向异性蚀刻工艺，将半导体层303中第一区段351的侧壁以及衬底中第三区段353的上部361的侧壁拉回(即，近似平行于衬底 进行蚀刻，以去除半导体层和衬底的部分，以使沟槽的第一区段和第二区 段的上部变宽)；且使用各向同性蚀刻，将绝缘体层302中沟槽350的第 二区段352的侧壁拉回(即，近似平行于衬底进行蚀刻，以去除绝缘体层 的部分，以使沟槽的第二区段变宽)(图6的步骤619)。因此，深沟槽 350的第一区段351和第三区段353的上部361具有第一形状(例如，矩 形，参见B1-B1及D1-D1)，且深沟槽350的第二区段352具有与第一形 状不同的第二形状(例如，椭圆形，参见形状C1-C1)。
具体而言，掩埋氧化物(BOX)层(即，绝缘体层302)中的沟槽350 的第二区段352的侧壁的拉回(即，平行于衬底表面蚀刻绝缘体层，以去 除绝缘体层的部分，且使沟槽的第二区段变宽)可以使用用于拉回前述实
以维持第二区段的形状。然而，在该示范性实施例中，通过在各晶向上具 有不同蚀刻速率的各向异性硅蚀刻工艺而非各向同性硅蚀刻工艺，将SOI 层(即，半导体层303)中沟槽350的第一区段351的侧壁以及衬底301 中沟槽350的第三区段353的上部361的侧壁拉回(即，平行于衬底表面 进行蚀刻，以去除半导体层和衬底的部分，以使沟槽的第一区段和第三区 段的上部变宽)，以使第一区段和第三区段上部的形状改变。各向异性硅 蚀刻工艺可包括湿法工艺(例如，利用含有氢氧化铵、四甲基氢氧化铵
(TMAH)、联氨、乙二胺邻苯二酚(EDP)、碱性溶液(例如，氢氧化 钾(KOH)等)的蚀刻剂的工艺)或干法蚀刻工艺(例如，等离子体蚀刻、 反应离子蚀刻、化学干法蚀刻等)。
如同前述的方法实施例，在该实施例中，绝缘体层302中沟槽350的 第二区段352的侧壁以及衬底301中沟槽350的第三区段353的上部361 的侧壁的拉回(工艺606)可以通过执行两个独立的工艺来完成。或者， 第二区段352的侧壁和第三区段353的上部361的侧壁的拉回(工艺606) 可在包括两个步骤的集成工艺中来完成。例如，集成工艺包括緩冲氩氟酸
(BHF)蚀刻及随后的氢氧化铵蚀刻，或者包括氢氧化铵蚀刻及随 的BHF蚀刻。
更具体而言，在该实施例中，由于在工艺606中拉回半导体层303和 衬底的上部361期间所使用的各向异性蚀刻，硅区域中(即，在SOI层303 中沟槽350的第一区段351和珪衬底301中的在BOX层302下方的沟槽 350的第三区段353的上部361中)的沟槽形状例如从椭圆形变为矩形(参 见形状B1-B1和D1-D1)。然而，由于在拉回绝缘体层时仍使用各向同性 蚀刻，村垫层304和BOX层302中的沟槽形状保持与石更掩模层中的椭圆
^邪岡、AU-AU、 A1画A1久Ll-CJl ，，闺13b的平面图中所tjt 例的。
另外，各向异性的硅拉回还在半导体层303中沟槽350的第一区段351 中以及在衬底301中沟槽350的第三区段353的上部361 (即，在BOX层 302正下方)中，生成独特的切口特征331 (即，拐角)。沟槽的第一区段 351中的切口 331将增加在半导体层303与随后填充沟槽350的导电填充 材料315之间的接触面积(参见下文中的论述)。
在该实施例中，可以上文针对先前实施例所述的相同方式形成在工艺 608-612中形成的可选氧化物衬里和多层隔离物(即，隔离物保护层和隔离 物)。
然后，在该方法实施例的第二蚀刻和拉回工艺614-616期间，还蚀刻 衬底301，以4吏深沟槽350的第三区段353的部分361-363在不同的深度具 有不同的形状(620)。参考图3a-3b，在第二蚀刻工艺614期间可以蚀刻 衬底301，以使沟槽350的第三区段353的中部362 (即，沟槽的在上部 261下方的第三区段的第二部分)具有第三形状(例如，八边形)，其与 第一区段351的第一形状(例如，矩形)不同且与第二区段352的第二形 状(例如，椭圆形)不同。可以进一步蚀刻衬底301,以使沟槽350的第 三区段353的下部363 (即，第三区段的在中部下方的第三部分)具有与 第一区段351和第三区段的上部361的相同第一形状(例如，矩形)。如 同先前所述的实施例，由于不同晶向的不同蚀刻速率，可完成在不同的深 度以不同的形状蚀刻沟槽350。例如，可以八边形形状(参见形状E1-E1)形成沟槽350的第三区段353的中部362，其中在上部361下方的区域中交替{110}和{100}平面。可将沟槽350的形状进一步改变为矩形(参见形状F1-F1)，其中当晶片表面属于{100}平面之一时，靠近沟槽底部的区域全部为{110}平面。
此外，如同先前所述的实施例，在蚀刻深沟槽350的第三区段353的中部和下部362-363 (即，第二和第三部分)之后，可以可选地将中部和下部的侧壁拉回(即，近似平行于衬底进行蚀刻，以去除衬底的部分，且使沟槽第三区段的中部和下部变宽)，以使它们比第三区段353的上部361(即，第一部分)宽。可以通过使用各向同性蚀刻工艺，将中部和下部362、363的侧壁拉回，以维持它们的形状(参见图3b的形状El-El)(即，使中部维持八边形且使下部维持矩形)。可例如通过湿法蚀刻工艺，利用含
有硝酸氢氟酸的蚀刻剂，完成该各向同性蚀刻工艺，各向同性硅蚀刻则可^^用等离子体蚀刻和化学下游蚀刻(CDE)。或者，通过^f吏用不同晶向具有不同蚀刻速率的各向异性蚀刻工艺，拉回中部和下部362、 363的侧壁。结果，中部362的形状从八边形改变为矩形(参见图3b的形状E1'-E1')。可通过湿法工艺(例如，利用含有氢氧化铵、四甲基氢氧化铵(TMAH)、联氨、乙二胺邻笨二酚(EDP)、碱性溶液(例如，氢氧化钾(KOH)等)的蚀刻剂的工艺)或干法蚀刻工艺(例如，等离子体蚀刻、反应离子蚀刻、化学干法蚀刻等)，完成该各向异性硅蚀刻工艺。
参考图2a和3a， 一旦形成深沟槽250、 350，则不论形状为何，在衬底201、 301中形成电容器210、 310 (图6的步骤622)。具体而言，可以可选地掺杂衬底201、 301的邻接第三区段253、 353的区域(例如，利用n型掺杂剂，诸如磷(P)、砷(As)、或锑(Sb)掺杂，或利用p型掺杂剂，诸如硼(B )、镓(Ga )、铟(In )及铊(Tl)掺杂)，以形成第一导电板211、 311 (即，掩埋板)(图6的步骤624)。该掩埋板(即，衬底中的紧邻沟槽的重掺杂区域)可通过任何已知或将来研发的技术来形成，其包括但不限于气相掺杂、液相掺杂、固相掺杂、等离子体掺杂、离子注入、等离子体沉浸离子注入、蔟离子注入、浸入掺杂、或这些技术的任何合适组合。在该掺杂工艺期间，隔离物(即，在工艺610中所形成的隔离物261、 361)用作掩模以保护绝缘体层202、 302且防止半导体层203、 303的不希望的掺杂。应注意，可在使沟槽第三区段变宽的可选工艺616之前或之后执行形成掩埋板的工艺624。或者，如果起始晶片以重掺杂的衬底201、 301开始，则排除形成掩埋板的工艺。
接下来，可以可选地从深沟槽250、 350剥离任何剩余的隔离物材料，例如，通过使用常规的氮化物去除技术，诸如氢氟^/乙二醇(HF/EG)、热磷酸、化学干法蚀刻等。应注意，如果不剥离隔离物材料，其将留在最终的电容器结构中。
然后，可用节点介电村里212、 312来对沟槽250、 350加衬。节点介电村里212、 312可以使用任何合适的介电材料来形成，其包括但不限于氧化硅、氮化硅、氮氧化硅、高k材料、以及这些材料的任何组合。合适高k材料的实例包括但不限于金属氧化物，诸如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽以及铌酸铅锌、以及这些材料的任何组合。村里212、 312可以使用任何沉积技术来形成，其包括但不限于氧化、氮化、原子层沉积(ALD)、化学气相沉积(LPCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD )、高密度等离子体化学气相沉积(HDPCVD )、次大气压化学气相沉积(SACVD)、快速热化学气相沉积(RTCVD)、限制反应处理CVD (LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、离子束沉积、电子束沉积、激光辅助沉积、以及这些技术的任何合适组合。
一旦用电介质212、 312对沟槽加衬之后，用导电填充材料215、 315对沟槽进行填充，从而，在深沟槽250、 350的第三区段253、 353中形成第二导电板213、 313 (图6的步骤628)。例如，沟槽可填充有多晶或非晶硅、锗、珪锗、金属(例如，鴒、钛、钽、钌、钴、铜、铝、铅、柏、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、硅化鴒、氮化鵠、氮化钛、氮化钽、氧化钌、硅化钴、硅化镍)、或这些材料的任
何合适组合。导电填充材料215、 315可进一步用p型掺杂剂(例如，硼(B )、镓(Ga)、铟(In)、和/或铊(Tl))进行掺杂，或用n型掺杂剂(例如，磷(P)、砷(As)和/或锑(Sb))进行重掺杂。导电填充材料215、 315可通过任何已知或将来研发的沉积技术来形成，其包括但不限于原子层沉积(ALD )、化学气相沉积(LPCVD )、低压化学气相沉积(LPCVD )、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积
(HDPCVD)、次大气压化学气相沉积(SACVD)、快速热化学气相沉积(RTCVD)、高温氧化物沉积(HTO)、低温氧化物沉积(LTO)、限制反应处理CVD (LRPCVD)、超高真空化学气相沉积(UHVCVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、物理气相沉积、溅射、镀敷、蒸发、离子束沉积、电子束沉积、激光辅助沉积、以及这些技术的任何组合。
在填充沟槽之后，可剥离任何剩余的硬掩模，且可执行标准工艺，以形成其中晶体管连接至沟槽电容器的存储器装置(图6的步骤630)。参考图4和图5，形成浅沟槽隔离区域270、 370，以使存储器装置与邻近的装置隔离。具体而言，还可形成邻近电容器210、 310的晶体管220、 320
(例如，金属氧化物半导体场效应晶体管)，以形成图4的存储器装置200和图5的存储器装置300 (例如，嵌入式动态随才踏取存储器(eDRAM )装置)。该晶体管220、 320可以使用常规的处理技术来形成，以使晶体管220、 320的源^l/漏极区域229、 329在半导体层203、 303中被定位为邻接
(即，接触)深沟槽的第一区段251、 351,以使其经由导电带230、 330
(即，深沟槽的第一区段251、 351和第二区段252、 352中的导电填充材料215、 315)而电连接至第三区段253、 353中的电容器210、 310。晶体管220、 320还包括沟道区域226、 326;栅极电介质224、 324;以及栅极导体222、 322。另外，具体地参考图3a，如果将深沟槽的第一区段351形成为具有椭圆以外的形状(例如，具有拐角331的矩形，参见上述第二实施例)，则可如此形成源^l/漏极区域329，以使其与拐角331 (即，切口 )之一相吻合，以使在导电带330与源极/漏极区域329之间的表面积接触最大化，并从而使在晶体管320与电容器310之间的电阻最小化。
因此，公开了改良的深沟槽电容器结构以及并入该深沟槽电容器结构的存储器装置(例如，动态随机存取存储器(DRAM)或嵌入式动态随机存取存储器(eDRAM)装置)的实施例。深沟槽电容器和存储器装置实施例形成于绝缘体上半导体(SOI)晶片上，以使掩埋的绝缘层在深沟槽蚀刻工艺后保持完整，且可选地使深沟槽电容器的深沟槽在不同的深度具有不同的形状和尺寸。通过形成在不同的深度具有不同的形状和尺寸的深沟槽，可使电容器的电容选择性地变化，且可降低存储器装置中的将电容器连接至晶体管的掩埋导电带的电阻。
还公开了形成深沟槽电容器以及并入该深沟槽电容器的存储器装置的方法实施例。具体而言，在深沟槽电容器形成工艺期间，通过隔离物保护绝缘体上半导体(SOI)晶片的掩埋绝缘层。然而，通过在形成隔离物之前拉回SOI和掩埋绝缘层二者，在衬垫层中生成突出物。该突出物防止随后形成的隔离物在后续深沟槽反应离子蚀刻(RIE)工艺期间受到损坏。在RIE工艺之前通过在隔离物的顶表面上形成隔离物薄保护层，可进一步保护隔离物。另夕卜，可以使蚀刻和/或拉回SOI晶片的每一层所使用的工艺选择性地变化，以使沟槽的尺寸和形状在不同的深度选择性地变化，以使沟槽电容器的电容以及将深沟槽电容器连接至另一器件(例如，DRAM的传输晶体管)的掩埋带的电阻选择性地变化。
上述具体实施例的说明充分地7>开本发明的一般特性，因而通过应用目前的知识，在不背离一般概念的情况下，便可容易地修改和/或调整这些具体实施例而用于各种应用，因此，此类修改和/或调整应该且旨在在所公开的实施例的等价物的意义和范围内进行理解。应理解，在此所用措辞或用语是用于说明而非限制的目的。因此，本领域^a术人员应认识到，可利用在所附权利要求的精神和范围内的修改来实施本发明的实施例。
工业适用性该结构及其制造方法可用于集成电路的制造，尤其可用于制造深沟槽
电容器结构以及利用绝缘体上半导体(SOI)技术形成该结构的方法。
权利要求
1.一种半导体结构，包括绝缘体上半导体结构(295，395)，其包括半导体层(203，303)；绝缘体层(202，302)，其位于所述半导体层(203，303)下方；以及衬底(201，301)，其位于所述绝缘体层(202，302)下方；以及沟槽(250，350)，其位于所述绝缘体上半导体结构中，延伸穿过所述半导体层(203，303)、所述绝缘体层(202，302)且进入所述衬底(201，301)中，其中所述沟槽(250，350)在不同的深度具有不同的形状，且其中所述不同形状包括椭圆形、矩形、以及八边形中的至少两个。
2. 根据权利要求l的半导体结构，其中所述沟槽(250， 350)还包括 第一区段(251， 351)，其延伸穿过所述半导体层(203, 303); 第二区段(251， 351)，其延伸穿过所述绝缘体层(202, 302);以及第三区段(253， 353)，其延伸i^所述衬底(201, 301)中，且包括第一部分(261， 361)，其邻接所述第二区段(252， 352);以及第二部分(262， 362)，其位于所述第一部分(261， 361)下方， 其中所述第一区段(251, 351 )、所述第二区段(252， 352)、以及 所述第一部分(261， 361)各具有近似相同的第一形状，并且其中 所述第二部分(262, 362)具有与所述第一形状不同的第二形状。
3. 根据权利要求2的半导体结构，其中所述第三区段(253， 353)还包括第三部分(263， 363)，其位于所述第二部分(262， 362)下方且具 有与所述第一形状不同的第三形状。
4. 根据权利要求3的半导体结构，其中所述第一形状包括椭圆形，其 中所述第二形状包括八边形和矩形中的 一个，并且其中所述第三形状包括 所述矩形。
5. 根据权利要求l的半导体结构，其中所述沟槽(250， 350)还包括 第一区段(251， 351)，其延伸穿过所述半导体层(203, 303); 第二区段(252， 352)，其延伸穿过所述绝缘体层(202， 302);以及第三区段(253， 353)，其延伸进入所述衬底(201， 301)中且包括 第一部分(261， 361)，其邻接所述第二区段(252， 352);以及至少一个附加部分，其位于所述第一部分(261， 361)下方，且 其中所述至少一个附加部分比所述第一区段(251， 351)、所述第二 区段(252， 352)以及所述第三区段(253， 353)的所述第一部分(261， 361)宽。
6. 根据权利要求l的半导体结构，还包括填充所述沟槽(250， 350) 的导电填充材料以及在所述衬底(201, 301)中的电容器，其中所述电容 器包括介电衬里(212， 312)，其对所述沟槽(250， 350)加衬； 第一导电板(211， 311)，其包括所述衬底(201， 301)中的邻接所述沟槽(250， 350)的所述第三区段(253， 353)的掺杂区域以及掺杂的衬底中的一个；以及第二导电板(213, 313)，其包括在所述沟槽(250， 350)的所述第三区段(253， 353)中的所述导电填充材料。
7. —种半导体结构，包括 绝缘体上半导体结构，其包括半导体层(2(B， 303);绝缘体层(202， 302)，其位于所述半导体层(203， 303)下方；以及村底(201， 301)，其位于所述绝缘体层(202， 302)下方；以及沟槽(250， 350)，其位于所述绝缘体上半导体结构中且包括第一区段(251， 351)，其延伸穿过所述半导体层(203， 303)且具有第一形状；以及第二区段(252， 352),其延伸穿过所述绝缘体层(202, 302)且具有第二形状，其中所述第 一形状包括矩形且所述第二形状包括椭圆形。
8. 根据权利要求7的半导体结构，其中所述沟槽(250， 350)还包括 第三区段(253, 353)，其延伸i^所述衬底(201， 301)中且包括第一部分(261， 361)，其邻接所述第二区段(252， 352)且具有所 述第一形状；第二部分(262， 362),其位于所述第一部分(261， 361)下方且具 有第三形状，其中所述第三形状包括八边形和所述矩形中的一个；以及第三部分(263， 363)，其位于所述第二部分(262， 362)下方且具 有所述第一形状。
9. 根据权利要求8的半导体结构，其中所述第一部分(261， 361 )具 有与所述第一区段(251， 351)和所述第二区段(252， 352)近似相同的 宽度，并且其中所述第二部分(262， 362)和所述第三部分(263， 363)比所述 第一部分(261， 361)宽。
10. 根据权利要求7的半导体结构，还包括填充所述沟槽(250， 350) 的导电填充材料以及在所述衬底(201， 301)中的电容器(210, 310), 其中所述电容器(210， 310)包括介电衬里(212， 312)，其对所述沟槽(250， 350)加衬； 第一导电板(211， 311),其包括所述村底(201， 301)中的邻接所 述沟槽(250， 350)的所述第三区段(253， 353)的掺杂区域以及掺杂的衬底中的一个；以及第二导电板(213， 313)，其包括在所述沟槽(250， 350)的所述第 三区段(253， 353)中的所述导电填充材料。
11. 才艮据权利要求10的半导体结构，还包括晶体管(220， 320)，其包括在邻接所述第一区段(251， 351)的所 述半导体层(203， 303)中的源^L/漏极区域(229， 329),且经由导电带 (230， 330)而电连接至所述电容器(210， 310)，其中所述导电带(230， 330)包括在所述第一区段(251， 351)和所 述第二区段(252， 352)中的所述导电填充材料，并且其中所述第 一形状包括矩形，其中所述矩形使在所述导电带(230， 330 ) 与所述源极/漏极区域(229， 329)之间的表面积接触最大化，且使在所述 晶体管(220， 320)与所述电容器(210， 310)之间的电阻最小化。
12. —种形成半导体结构的方法，所述方法包括 提供绝缘体上半导体结构，其包括半导体层(203， 303);绝缘体层(202， 302)，其位于所述半导体层(203， 303)下方；以及衬底(201， 301)，其位于所述绝缘体层(202， 302)下方； 在所述半导体层(203， 303)上方形成衬垫层(204， 304); 执行第一蚀刻工艺，以暴露所述衬底(201， 301)且在所述半导体层 (203， 303)中形成沟槽(250, 350)的第一区段(251， 351)及在所述 绝缘体层(202， 302)中形成所述沟槽(250, 350 )的第二区段(252, 352);去除所述半导体层(203， 303)和所述绝缘体层(202， 302)的部分， 以使所述沟槽(250， 350)的所述第一区段(251， 351)和所述第二区段 (252， 352)变宽，从而使所述衬垫层(204, 304)的边缘突出于所述第 一区段(251， 351)和所述第二区段(252, 352)之上；在所述笫一区段(251, 351 )和所述第二区段(252， 352)的侧壁上 形成隔离物(241);以及执行第二蚀刻工艺，以在所述第二区段(252， 352)下方的所述衬底 (201， 301)中形成所述沟槽(250， 350)的第三区段(253， 353)。
13. 根据权利要求12的方法，还包括在执行所述第二蚀刻工艺之前， 在所述隔离物(241)上形成保护层(242)，所述保护层(242)的材料具 有显著高于所述隔离物(241)的抗蚀刻性。
14. 根据权利要求13的方法，其中形成所述保护层(242)包括将所 述隔离物(241)的暴露表面转变成所述保护层(242)和沉积所述保护层(242)之一。
15. 根据权利要求12的方法，其中所述去除包括执行各向同性蚀刻工艺。
16. 根据权利要求12的方法，其中去除所述半导体层(203， 303 )的 所述部分包括执行化学下游蚀刻工艺。
17. 根据权利要求12的方法，其中在执行所述第一蚀刻工艺期间，在 所述绝缘体层(202， 302)下方蚀刻所述村底(201， 301)的顶表面，以 及其中所述方法还包括在所述半导体层(203， 303)的所述部分的所述 去除期间，去除所述衬底(201， 301)的所述顶表面的部分，以使所述沟 槽(250， 350)的所述第三区段(253， 353)的第一部分(261， 361)变宽。
18. 根据权利要求17的方法，其中所述半导体层(203， 303)的所述 部分、所述绝缘体层(202， 302)的所述部分、以及所述4于底(201, 301 ) 的所述顶表面的所述部分被去除，以使所述第一区段(251， 351)、所述 第二区段(252， 352)以及所述第三区段(253， 353 )的所述第一部分(261， 361)具有近似相同的第一形状和相同的第一宽度，以及其中执行所述第二蚀刻工艺还包括蚀刻所述衬底(201， 301)，以使 所述第三区段(253， 353)的在所述第一部分(261， 361)下方的第二部 分(262， 362)具有与所述第一形状不同的第二形状，且使所述第三区段 (253, 353)的在所述第二部分(262， 362 )下方的第三部分(263， 363)具有与所述第一形状不同的第三形状。
19. 根据权利要求18的方法，其中所述第一形状包括椭圆形，所述第 二形状包括矩形和八边形中的一个，并且所述第三形状包括所述矩形。
20. 根据权利要求12的方法，还包括在执行所述第二蚀刻工艺之后， 去除所述衬底(201， 301)的部分，以使所述沟槽(250, 350)的所述第 三区段(253， 353)变宽。
21. 根据权利要求12的方法，还包括在所述衬底(201， 301)中形成 电容器(210， 310)，其中所述电容器(210， 310)的形成包括在邻接所述第三区段(253， 353)的所述衬底(201， 301)中形成第一导电板(211, 311);用介电衬里(212， 312)对所述沟槽(250， 350)加衬；以及 用导电填充材料填充所述沟槽(250， 350)，以在所述沟槽(250， 350)的所述第三区段(253， 353)中形成第二导电板(213， 313)。
22. 根据权利要求21的方法，还包括形成邻接所述电容器(210， 310) 的晶体管(220， 320),以形成存储器装置，其中所述晶体管(220， 320)的形成包括在邻接所述第一区段(251, 351)的所述半导体层(203， 303)中形成所述晶体管(220， 320)的源极 /漏极区域(229， 329)，以使所述源^L/漏极区域(229， 329)经由在所述 第一区段(251， 351)和所述第二区段(252, 352)中由所述导电填充材 料生成的导电带(230， 330)而电连接至所述电容器(210， 310)。
23. —种形成半导体结构的方法，所述方法包括 提供绝缘体上半导体结构，其包括半导体层(203， 303);绝缘体层(202， 302)，其位于所述半导体层(203， 303)下方；以及衬底(201， 301)，其位于所述绝缘体层(202， 302)下方； 在所述半导体层(203， 303)上方形成村垫层(204， 304); 执行第一蚀刻工艺，以在所述半导体层(203， 303)中形成沟槽(250，350)的第一区段(251， 351)且在所述绝缘体层(202， 302)中形成所述 沟槽(250， 350)的第二区段(252， 352);去除所述半导体层(203， 303)和所述绝缘体层(202， 302)的部分， 以使所述沟槽(250， 350)的所述第一区段(251， 351)和所述第二区段 (252， 352)变宽，从而使所述衬垫层(204， 304)的边缘突出于所述第 一区段(251， 351)和所述第二区段(252， 352)之上；在所述第一区段(251， 351)和所述第二区段(252， 352)的侧壁上 形成隔离物(241);以及执行第二蚀刻工艺，以在所述第二区段(252， 352)下方的所述衬底 (201， 301)中形成所述沟槽(250， 350)的第三区段(253， 353),其中去除所述半导体层(203, 303)和所述绝缘体层(202， 302)的 部分，以使所述第一区段(251， 351)具有第一形状且所述第二区段(252， 352)具有与所述笫一形状不同的第二形状。
24. 根据权利要求23的方法，其中去除所述半导体层(203， 303 )的 所述部分包括执行各向异性蚀刻工艺。
25. 根据权利要求23的方法，还包括在执行所述第二蚀刻工艺之前，在所述隔离物(241)上形成保护层 (242)，所述保护层(242)的材料具有显著高于所述隔离物(241)的抗 蚀刻小生，其中形成所述保护层(242)包括将所述隔离物(241)的暴露表面转 变成所述保护层(242)和沉积所述保护层(242)之一。
26. 根据权利要求23的方法，其中在所述第一蚀刻工艺期间，蚀刻所 述衬底(201， 301)的顶表面，以形成所述第三区段(253, 353)的第一 部分(261， 361)，其中在去除所述半导体层(203， 303)的所述部分期间，同时去除所 述衬底(201， 301)的所述顶表面的部分，以使所述沟槽(250， 350)的 所述第三区段(253， 353)的所述第一部分(261， 361)变宽且使所述第 一部分(261， 361)具有所述第一形状，并且其中执行所述第二蚀刻工艺包括蚀刻所述第一部分(261， 361)下方 的所述衬底(201， 301)，以使所述第三区段(253, 353)的第二部分(262，362) 具有与所述第二形状不同的第三形状。
27. 根据权利要求26的方法，其中所述第一形状包括矩形，所述第二 形状包括椭圆形，且所述第三形状包括所述矩形和八边形中的 一个。
28. 根据权利要求26的方法，其中执行所述第二蚀刻工艺还包括蚀刻 所述第二部分(262， 362)下方的所述村底(201， 301)，以使所述第三 区段(253， 353)的在所述第二部分(262， 362)下方的第三部分(263，363) 具有所述第一形状。
29. 根据权利要求23的方法，还包括在所述衬底(201， 301)中形成 电容器(210， 310)，其中形成所述电容器(210， 310)包括在邻接所述第三区段(253， 353)的所述衬底(201, 301)中形成第一导电板(211， 311);用介电衬里(212， 312)对所述沟槽(250, 350)加衬；以及 用导电填充材料填充所述沟槽(250， 350)，以在所述沟槽(250， 350)的所述第三区段(253， 353)中形成第二导电板(213， 313)。
30. 根据权利要求29的方法，还包括形成邻接所述电容器(210， 310) 的晶体管(220, 320)，以形成存储器装置，其中形成所述晶体管(220， 320)包括在邻接所述第一区段(251， 351) 的所述半导体层(203, 303)中形成所述晶体管(220， 320)的源^漏极 区域(229， 329)，以使所述源极/漏极区域(229， 329)经由在所述第一 区段(251, 351 )和所述第二区段(252， 352)中由所述导电填充材料生 成的导电带(230， 330)而电连接至所述电容器(210， 310)，以及其中所述第一区段(251， 351)的所述第一形状包括矩形，其使在所 述导电带(230， 330)与所述源^L/漏极区域(229， 329)之间的表面积接 触最大化，以使在所述晶体管(220， 320)与所述电容器(210， 310)之 间的电阻最小化。
全文摘要
公开了改善的深沟槽电容器结构以及并入该深沟槽电容器结构的存储器装置的实施例。深沟槽电容器以及存储器装置实施例形成于绝缘体上半导体(SOI)晶片上，以使绝缘体层(202，302)在后续深沟槽蚀刻工艺期间保持完整，且可选地使深沟槽电容器的深沟槽(250，350)在不同的深度具有不同的形状和尺寸。通过形成在不同的深度具有不同的形状和尺寸的深沟槽(250，350)，可以使电容器(210，310)的电容选择性地变化，且可以降低存储器装置中的将电容器(210，310)连接至晶体管(220，320)的掩埋导电带(230，330)的电阻。
文档编号H01L21/04GK101657884SQ200880012128
公开日2010年2月24日 申请日期2008年4月18日 优先权日2007年4月18日
发明者程慷果 申请人:国际商业机器公司