专利名称：半导体构造、nand单位单元、形成半导体构造的方法及形成nand单位单元的方法
技术领域：
半导体构造、NAND单位单元、形成半导体构造的方法及形成NAND单位单元的方 法。
背景技术：
存储器装置为电子系统提供数据存储。一种类型的存储器是称作快闪存储器的非 易失性存储器。快闪存储器是一种类型的EEPR0M(电可擦除可编程只读存储器)，可按块将 其擦除并重编程。许多现代个人计算机具有存储于快闪存储器芯片上的BIOS。此BIOS有 时称为快闪BIOS。快闪存储器也常用于无线电子装置中，这是因为其使制造商能够在新的 通信协议变为标准化时支持所述新的通信协议，并提供远程地使装置升级以实现增强的特 征的能力。典型的快闪存储器包括存储器阵列，所述存储器阵列包含配置成行及列形式的大 量存储器单元。通常将所述单元分组成若干块。可通过使电荷存储材料充电来对一块内的 单元中的每一者进行电编程。可通过块擦除操作从所述电荷存储材料移除电荷。数据作为 所述电荷存储材料中的电荷存储于单元中。NAND是快闪存储器的基本架构。NAND单元单位包括至少一个选择装置，所述至少 一个选择装置串联耦合到存储器单元的串联组合(其中所述串联组合通常称作NAND串)。半导体制作的持续目标是增加集成度。因此，需要开发比常规NAND架构消耗更少 半导体底材面的新NAND架构，并开发形成此种新NAND架构的方法。
图1是根据一实施例的存储器系统的简化框图。图2是根据一实施例的NAND存储器阵列的示意图。图3到5是半导体衬底处于用于形成存储器阵列的实例性实施例过程的各个阶段 的概略性横截面图。图6到11是图3到5的半导体衬底处于用于形成存储器阵列的实例性实施例过 程期间的图5之后的各个阶段的概略性三维视图。图6的三维视图的边缘图解说明在图5 中标记为“6”的区的视图。图12是图3到11的半导体衬底处于用于形成存储器阵列的实例性实施例过程的 图11之后的阶段的沿着图3到5的横截面的视图。图13是沿着图12的线13到13的概略性横截面图。图14及15是类似于图6到11的衬底的半导体衬底处于用于形成存储器阵列的 另一实例性实施例过程期间的各个阶段的概略性三维视图。图16是计算机实施例的概略性视图。图17是显示图14计算机实施例的主板的特定特征的框图。
图18是电子系统实施例的高级框图。图19是存储器装置实施例的简化框图。
具体实施例方式图1是根据一实施例的存储器系统500的简化框图。存储器系统500包含集成电 路快闪存储器装置502(例如，NAND存储器装置)，集成电路快闪存储器装置502包含存 储器单元阵列504、地址解码器506、行存取电路508、列存取电路510、控制电路512、输入 /输出(I/O)电路514及地址缓冲器516。存储器系统500包含作为电子系统的一部分电 连接到存储器装置502以进行存储器存取的外部微处理器520或存储器控制器。存储器装 置502经由控制链路522从处理器520接收控制信号。所述存储器单元用于存储经由数据 (DQ)链路524存取的数据。地址信号经由地址链路526接收，并在地址解码器506处解码 以存取存储器阵列504。地址缓冲器电路516锁存所述地址信号。响应于所述控制信号及 所述地址信号而存取所述存储器单元。图2是NAND存储器阵列200的示意图。其可以是图1的存储器阵列504的一部 分。存储器阵列200包含字线202i到202n及相交的局部位线20+到204M。字线202的数 目及位线204的数目可各自为2的某一幂，例如，256个字线及4，096个位线。局部位线204 可以多对一的关系耦合到全局位线(未显示)。存储器阵列200包含NAND串206:到206M。每一 NAND串包含可在本文中称作NAND 串装置的电荷陷获(或快闪)晶体管208i到208n。所述电荷陷获晶体管(S卩，NAND串装置)位于字线202与局部位线204的相交处。 电荷陷获晶体管208表示用于存储数据的非易失性存储器单元。每一 NAND串206的电荷 陷获晶体管208源极到漏极地串联连接在源极选择装置210与漏极选择装置212之间。每 一源极选择装置210位于局部位线204与源极选择线214的相交处，而每一漏极选择装置 212位于局部位线204与漏极选择线215的相交处。每一源极选择装置210的源极连接到共用源极线216。每一源极选择装置210的 漏极连接到对应NAND串206的第一电荷陷获晶体管208的源极。举例来说，源极选择装置 210!的漏极连接到对应NAND串206i的电荷陷获晶体管208i的源极。源极选择装置210连 接到源极选择线214。每一漏极选择装置212的漏极在漏极触点228处连接到对应NAND串的局部位线 204。举例来说，漏极选择装置212i的漏极在漏极触点228i处连接到对应NAND串ZOei的 局部位线201。每一漏极选择装置212的源极连接到对应NAND串206的最后一个电荷陷 获晶体管208的漏极。举例来说，漏极选择装置212i的源极连接到对应NAND串206i的电 荷陷获晶体管208,的漏极。电荷陷获晶体管(即，NAND串装置)208包含源极230及漏极232、电荷陷获材料 234 (其也可称作电荷存储材料)及控制栅极236。电荷陷获晶体管208使其控制栅极236 耦合到字线202。一列电荷陷获晶体管208是耦合到给定局部位线204的那些NAND串206。 一行电荷陷获晶体管208是共同耦合到给定字线202的那些晶体管。图2的实施例的个别NAND单位单元包括一对选择装置(例如，选择装置及 212)及串联连接在所述选择装置之间的串装置(例如，串装置206》。所述NAND单位单元在传统上经形成以水平延伸跨越半导体衬底。因此，每一 NAND单位单元可包括大量半导 体底材面。一些实施例认识到可通过将NAND单位单元形成为相对于支撑半导体衬底垂直 延伸而非水平延伸来节省半导体底材面。一些实施例包含形成相对于支撑半导体衬底垂直 延伸的NAND单位单元的方法；且一些实施例包含包括相对于支撑半导体衬底垂直延伸的 NAND单位单元的结构。下文参照图3到13描述一种用于形成垂直NAND单位单元的实例性实施例过程， 并参照图14及15描述另一用于形成垂直NAND单位单元的实例性实施例过程。图3到13 的实施例与图14及15的实施例之间的差别在于电荷陷获层(图11及15的电荷存储材料 64的层)在图3到13的实施例中沿着选择装置延伸(例如，图11的控制栅极结构78及 82由选择装置构成)，而在图14及15的实施例中不沿着所述选择装置延伸(例如，图15 的控制栅极结构318及334由选择装置构成)。参照图3，显示半导体构造10包括半导体基底12。基底12可包括任一适合半导 体组合物或半导体组合物的组合，且可(例如)包括单晶硅，基本上由单晶硅组成，或由单 晶硅组成。在一些实施例中，基底12可称作半导体衬底。为帮助解释上文的权利要求书， 术语“半导电衬底”、“半导体构造”及“半导体衬底”意指包括半导电材料的任何构造，所述 半导电材料包含但不限于例如半导电晶片的体半导电材料(单独地或以包括其它材料的 组合件的形式)及半导电材料层(单独地或以包括其它材料的组合件的形式)。术语“衬 底”指代任一支撑结构，包含但不限于上文所描述的半导电衬底。虽然将基底12显示为同 质的，但在一些实施例中所述基底可包括众多层。例如，基底12可对应于含有与集成电路 制作相关联的一个或一个以上层的半导体衬底。在此类实施例中，此类层可对应于金属互 连层、势垒层、扩散层、绝缘体层等中的一者或一者以上。将所述基底显示为在存储器阵列区域5与环绕所述存储器阵列区域的外围区域7 之间划分。最终，存储器阵列电路形成于区域5内；且逻辑及/或其它电路可形成于区域7 内。参照图4，腔14经形成以延伸到存储器阵列区域5内的基底12中。可通过以下步 骤形成所述腔在基底12上方提供经图案化掩模(未显示)；将来自所述掩模的图案转移 到基底12中；及以物理方式移除所述掩模以留下图4的所示构造。在一些实施例中，腔14 具有可对应于基底12的单晶硅的最下表面15。参照图5，在腔14内形成半导体材料层20、21、22、23、24、25及26。此类层可包括 由沿着腔14的下表面15暴露的单晶硅外延生长的单晶硅。将层20到26显示为η型掺杂 半导体材料与P型掺杂半导体材料的交替层(具体来说，层20、22、24及26为η型掺杂半 导体材料；且层21、23及25为ρ型掺杂半导体材料)。层20到26可在所述层的外延生长 期间进行原位掺杂，及/或所述层中的至少一者可在所述层的生长之后通过将掺杂剂植入 到所述层中来进行掺杂。图6显示构造10的包括层20到26的一部分的三维视图；且具体来说显示在图5 中标记为“6”的一部分的三维视图。参照图7，穿过外延生长层20到26形成沟槽30。沟槽30沿着平行于水平轴线31 的水平方向延伸。可通过以下步骤形成所述沟槽在层26上方提供经图案化掩模(未显示)，例如经光刻图案化光致抗蚀剂的掩模；将来自所述掩模的图案转移到下伏层20到26 ；及随后移除所述掩模以留下所示构造。沟槽30可表示穿过层20到26同时形成的若干个平行沟槽。此类沟槽可沿正交 于轴线31延伸的方向彼此移置，且可各自沿着平行于水平轴线31的水平方向延伸。参照图8，可用电绝缘隔离材料32填充沟槽30。隔离材料32可包括任一适合组 合物或组合物的组合；且可(例如)包括以下材料中的一者或一者以上，基本上由以下材 料中的一者或一者以上组成，或由以下材料中的一者或一者以上组成二氧化硅及各种低 k电介质材料(其中低k电介质材料是具有比二氧化硅的介电常数小的介电常数的电介质 材料)中的任何一者。将材料32显示为具有与层26的上表面共面的上表面。可通过以下步骤来形成此 构造最初形成材料32以过填充沟槽30，且接着利用化学机械抛光(CMP)从所述沟槽的外 部移除过量材料32并形成延伸跨越材料32及层26的经平面化表面。参照图9，一对沟槽34及36经形成以延伸穿过交替的η型掺杂与ρ型掺杂层20 到26，并穿过隔离材料32。沟槽34及36可称作第二沟槽，且沟槽30 (图7)可称作第一沟 槽以将在图9的处理阶段处形成的沟槽34及36与在图7的处理阶段处形成的沟槽30区 分开。沟槽34及36沿着正交于沟槽30的水平方向的水平方向延伸。换句话说，沟槽34 及36平行于正交于轴线31的轴线35延伸，沟槽30沿着轴线35平行。沟槽34及36可表示经形成以平行于轴线35延伸的众多个沟槽。沟槽30 (图7)、34及36共同将层20到26图案化成多个垂直结构40、42、44、46、 48及50。此类垂直结构可称作垂直柱或立柱。邻近垂直结构通过对应于材料32的电绝缘 分隔物或通过开口(其也可称作间隙)彼此间隔开。例如，邻近垂直结构40及46通过对 应于材料32的绝缘分隔物52彼此间隔开；邻近垂直结构42及48通过对应于材料32的绝 缘分隔物54彼此间隔开；且邻近垂直结构44及50通过对应于材料32的绝缘分隔物56彼 此间隔开。此外，邻近垂直结构40及42通过开口 58 (其是沟槽36的在结构40与42之间 的部分)彼此间隔开；且邻近垂直结构42及44通过开口 60 (其是沟槽34的在结构42与 44之间的部分)彼此间隔开。参照图10，在沟槽34及36内形成材料62、64及66。材料62、64及66可分别对 应于隧道电介质、电荷存储材料及电荷阻挡材料。所述隧道电介质可包括任一适合组合物或组合物的组合，且可(例如)包括以下 材料中的一者或一者以上二氧化硅、高k电介质组合物(其中高k电介质组合物是具有比 氧化硅的介电常数大的介电常数的电介质组合物，例如，氧化铪、氧化锆、氧化铝等)及低k 电介质组合物。在一些实施例中，所述隧道电介质可由单一组合物(例如，二氧化硅、SiON、 高k电介质材料或低k电介质材料)组成。在其它实施例中，所述隧道电介质材料可包括 多组合物堆叠。实例性堆叠为ONO堆叠(即，氮化硅/ 二氧化硅/氮化硅的堆叠)；及包括 高k材料及/或二氧化硅及/或低k材料的其它多层堆叠。电荷存储材料可包括一种或一种以上电荷陷获组合物。实例性电荷陷获组合物为 金属及半导电纳米点以及电荷陷获绝缘材料(例如氮化硅)。如果电荷存储材料包括纳米 点，那么所述纳米点可嵌入于其本身可能是或不是电荷陷获的绝缘材料中。可用于嵌入所 述纳米点的实例性绝缘材料为包括以下材料中的一者或一者以上的材料二氧化硅、各种高k电介质材料(例如，氧化铝、氧化铪、氧化锆等)中的任何一者及各种低k电介质材料 中的任何一者。电荷阻挡材料可包括一种或多种电绝缘组合物，且可(例如)包括二氧化硅及/ 或各种高k电介质组合物(例如，氧化铝、氧化铪、氧化锆等)。材料62、64及66可视为给垂直结构40、42、44、46、48及50加衬；且在所示实施例 中可视为部分地填充开口 58及60以使此类开口变窄。可利用包含(例如)以下各项中的 一者或一者以上的任一适合处理依序形成材料62、64及66 原子层沉积(ALD)、化学气相沉 积(CVD)及物理气相沉积(PVD)。在所示实施例中，隧道电介质材料62在沟槽36内形成对应于向上开口的容器70 的层。电荷存储材料64及电荷阻挡材料66在此向上开口的容器内形成部分地填充所述容 器并使所述容器变窄的层。将材料62、64及66的层显示为包括与半导体材料26及隔离材料32的最上表面 共面的最上表面。此可通过以下步骤来实现最初形成材料62、64及66的层以延伸于半导 体材料26及隔离材料32的上表面上方，且接着利用平面化(例如，CMP)从半导体材料26 及隔离材料32的上表面上方移除材料62、64及66。参照图11，在沟槽34内形成控制栅极结构72、74及76，且在沟槽36内形成控制 栅极结构78、80及82。此外，在沟槽34内形成电绝缘结构(其也可称作间隔件)84、86、88 及90 ；且在沟槽36内形成电绝缘结构92、94、96及98。绝缘结构84、86、88及90与控制栅 极结构72、84及86交替于沟槽34内；且类似地绝缘结构92、94、96及98与控制栅极结构 78,80及82交替于沟槽36内。可利用激光烧蚀及/或其它定向沉积技术来形成所述交替 的绝缘结构与控制栅极结构；及/或可通过ALD及CVD中的一者或两者选择性地沉积金属。所述控制栅极结构可包括任一适合导电组合物或导电组合物的组合，且可(例 如)包括以下材料中的一者或一者以上各种金属(例如，钽、钨等)、含金属组合物(例如， 金属氮化物、金属硅化物等)及导电掺杂半导体材料(例如，导电掺杂硅等)。所述电绝缘 结构可包括任一适合电绝缘组合物或组合物的组合，且可(例如)包括二氧化硅，基本上由 二氧化硅组成，或由二氧化硅组成。所述控制栅极结构连同隧道电介质材料62、电荷存储材料64、电荷阻挡材料66及 垂直结构40、42、44、46、48及50的掺杂区域一起形成NAND单位单元的多个装置。例如，在 所示实施例中，沟槽36内形成有三个控制栅极结构(78、80及82)。控制栅极结构78、80及 82可基于其在沟槽36内的立面位置而彼此区分开，且因此控制栅极结构78、80及82可分 别称作底部控制栅极结构、中间控制栅极结构及顶部控制栅极结构。底部控制栅极结构78 可并入到NAND单位单元110的选择装置100中，顶部控制栅极结构82可并入到所述NAND 单位单元的另一选择装置102中，且中间控制栅极结构80可并入到所述NAND单位单元的 串装置104中；而NAND单位单元110因此垂直延伸于垂直立柱40与42之间的沟槽36内。参照选择装置100，此装置包括ρ型掺杂层21内的通道区域93、n型掺杂层20及 22内的源极/漏极区域95及97以及控制栅极结构78与通道区域93之间的隧道电介质材 料62、电荷存储材料64及电荷阻挡材料66的区域。在所示实施例中，控制栅极结构78位 于一对通道区域93之间，其中所述通道区域位于控制栅极结构78的横向相对侧上。参照串装置104，此装置包括ρ型掺杂层23内的通道区域99，与选择装置100共享源极/漏极区域97，包括η型掺杂层24内的源极/漏极区域101，且包括控制栅极结构 80与通道区域99之间的隧道电介质材料62、电荷存储材料64及电荷阻挡材料66的区域。参照选择装置102，此装置包括ρ型掺杂层25内的通道区域103，与串装置104共 享源极/漏极区域101，包括η型掺杂层26内的源极/漏极区域105，且包括控制栅极结构 82与通道区域103之间的隧道电介质材料62、电荷存储材料64及电荷阻挡材料66的区域。选择装置100及102中的一者对应于漏极选择装置且另一者对应于源极选择装 置。所述漏极选择装置的漏极将连接到局部位线(类似于图2的位线204中的一者)，且 所述源极选择装置的源极将连接到共用源极线(类似于图2的共用源极线216)。所述位 线及共用源极线未显示于图11中。在一些实施例中，位线或共用源极线可对应于伸展于层 20下面且与层20中的源极/漏极区域电连接的导电线；且位线及共用源极线中的另一者 可对应于伸展于层26上面且与层26中的源极/漏极区域电连接的导电线。例如，共用源 极线可形成为伸展于底部层20下方的η型掺杂通道。此类通道可在层20的外延生长之前 的图4的处理阶段处形成。虽然实例性NAND单位单元110中显示一个串装置(S卩，电荷陷获装置)104，但在 一些实施例的NAND单位单元中可形成更多的串装置。例如，可存在16个串装置、32个串装 置、64个串装置等；而NAND单位单元中的串装置的数目通常需要为2的幂。在所示实施例中，控制栅极结构(例如，NAND单位单元110的控制栅极结构78、80 及82)与ρ型掺杂区域水平对准(例如，控制栅极结构78与ρ型掺杂区域21水平对准)； 且因此个别快闪存储器单元具有P型掺杂半导体材料中的通道区域及η型掺杂半导体材料 中的源极/漏极区域，其类似于NMOS装置。在其它实施例中，所述控制栅极结构可与所述 η型掺杂区域水平对准，使得所述通道区域位于η型掺杂半导体材料中，且所述源极/漏极 区域位于P型掺杂半导体材料中；且因此个别快闪存储器单元将类似于PMOS装置。在所示实施例中，所述控制栅极结构是与所述控制栅极结构与其水平对准的ρ型 掺杂区域相同的垂直厚度。例如，控制栅极结构78与ρ型掺杂区域21水平对准；且控制栅 极结构78具有与ρ型掺杂区域21的垂直厚度113相同的垂直厚度111。包括与图11的绝缘材料结构92、94、96及98交替的控制栅极结构78、80及82的 立柱(即，形成于沟槽36中的交替的导电与绝缘结构的立柱)可称作第一垂直立柱112。 交替的η型掺杂半导体材料与ρ型掺杂半导体材料的柱40及42可分别称作第二及第三垂 直立柱。将第二及第三垂直立柱40及42显示为位于第一垂直立柱112的彼此相对的侧上。 隧道电介质62、电荷存储材料64及电荷阻挡材料66界定第一垂直立柱112与第二及第三 垂直立柱40及42之间的垂直延伸层。第二垂直立柱40的η型掺杂区域与第三垂直立柱 42的η型掺杂区域水平对准，且第二垂直立柱40的ρ型掺杂区域与第三垂直立柱42的ρ 型掺杂区域水平对准。将控制栅极结构78、80及82显示为与所述ρ型掺杂区域水平对准。第二及第三垂直立柱可包括任一适合半导体材料，且可(例如)由掺杂单晶硅组 成。NAND单位单元110的个别快闪存储器单元包括垂直立柱112的控制栅极材料(例 如，控制栅极结构80的控制栅极材料)连同隧道电介质材料62、电荷存储材料64及电荷阻 挡材料66。在一些实施例中，所述快闪存储器单元可对应于TANOS单元，且因此隧道电介质 材料62可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成；电荷存储材料64可包括氮化硅，基本上由氮化硅组成，或由氮化硅组成；电荷阻挡材料66可包括氧化铝，基本 上由氧化铝组成，或由氧化铝组成；且控制栅极结构80可包括氮化钽，基本上由氮化钽组 成，或由氮化钽组成。考虑图11的结构的另一种方式是此结构包括多个从半导体基底(而此基底为图 5的基底12)向上延伸的多个柱40、42、44，其中所述柱中的每一者包括交替的η型掺杂半 导体材料及P型掺杂半导体材料。柱40及42可分别视为第一柱及第二柱，且可视为彼此 邻近。隧道电介质62可视为形成于邻近柱40与42之间。此外，所述隧道电介质可视为 包括沿着且直接抵靠着第一柱40的半导体材料的第一区域115，且包括沿着且直接抵靠着 第二柱42的半导体材料的第二区域117。电荷存储材料64沿着隧道电介质62，且可视为包括沿着且直接抵靠着所述隧道 电介质的第一区域的第一区域119，且包括沿着且直接抵靠着所述隧道电介质的第二区域 的第二区域121。电荷阻挡材料66沿着所述电荷存储材料，且可视为包括沿着且直接抵靠着所述 电荷存储材料的第一区域的第一区域123，且包括沿着且直接抵靠着所述电荷存储材料的 第二区域的第二区域125。控制栅极结构78、80及82可视为横向地位于邻近柱40与42之间，且横向地位于 电荷阻挡材料66的第一与第二区域123与125之间。所述控制栅极结构彼此水平间隔开， 且绝缘材料结构94及96可视为位于所述水平间隔开的控制栅极结构之间的空间内。控制栅极结构78、80及82可视为由在沟槽36内沿着水平方向延伸的导电线构 成，且构造10可视为除柱40及42以外还包括其它柱44、46、48及50。电绝缘材料32可视 为形成将所述柱中的一些柱彼此分离的电绝缘分隔物。例如，绝缘材料32形成柱40与46 之间的电绝缘分隔物，且形成柱42与48之间的电绝缘分隔物。所述电绝缘分隔物可视为 沿着所述柱的整个垂直外围延伸的垂直立柱。构成所述控制栅极结构的导电线位于邻近电 绝缘分隔物之间的沟槽(例如沟槽36)内。水平间隔开的控制栅极结构78、80及82可视为第一组控制栅极结构，且水平间隔 开的控制栅极结构72、74及76可视为第二组控制栅极结构，其位于柱42的与第一组控制 栅极结构相对的侧上。在操作中，第二组控制栅极结构72、74及76并入到类似于NAND单 位单元110的NAND单位单元120中。控制栅极结构72、74及76形成第二组快闪装置，所 述第二组快闪装置具有分别位于P型掺杂层21、23及25中的通道区域131、133及135 ；且 具有分别位于η型掺杂层20、22、24及26中的源极/漏极区域130、132、134及136。在所示实施例中，柱42沿着一个横向侧包括来自NAND单位单元110的通道区域， 且沿着相对横向侧包括来自NAND单位单元120的通道区域及源极/漏极区域。所述通道 区域及源极/漏极区域沿着所述P型掺杂层及η型掺杂层的表面，且因如果若柱42足够宽 (其可为(例如)至少约1000Α的宽度)，那么来自NAND单位单元110的通道区域及源极 /漏极区域将不会影响(即，交叉耦合)NAND单位单元120的通道区域及源极/漏极区域。 如果交叉耦合会成问题，那么可顺着所述柱(例如，柱42)的中心向下形成绝缘材料间隔件 以减轻或消除此交叉耦合。图12是沿着图5的横截面的视图，其显示图11的存储器阵列区域连同基底12的剩余部分。控制栅极结构72、74、76、78、80及82是相对于图12的横截面延伸到页面中并从 页面延伸出的导电线的一部分。图13显示正交于图12的横截面的横截面且图解说明一种 用于将构成控制栅极结构78、80及82的线电连接到其它电路的方法。具体来说，图13显 示包括绝缘材料92、94、96及98且包括分别构成控制栅极结构78、80及82的导电线140、 142及144的片断。导电线140、142及144延伸超过含有控制栅极结构78、80及82的NAND 单位单元110 (图12)，且可分别类似于图2的线214、202及215。多个互连件150、152及154与层140、142及144成一对一对应。层140、142及144 在一个横向端处形成一连串台阶160、162及164，其中所述台阶在从下层140去往上层142 中逐渐变得更横向向内。台阶160、162及164分别具有暴露的平台161、163及165。在所 示实施例中，互连件150、152及154在所述暴露的平台处电接触导电层140、142及144以 形成一连串“鲨鱼颚”式连接。图11到13的NAND单位单元可为具有数百、数千、数百万或更多个相同的NAND单 位单元的大存储器阵列的一部分。图11到13的实施例有利地形成个别NAND单位单元以 垂直延伸于一半导体基底上方，从而可相对于其中NAND单位单元相对于半导体基底水平 形成的常规架构节省半导体底材面(且因此增加存储器单元集成的密度)。在一些实施例 中，用于NAND单位单元中的快闪存储器单元的通道长度及其它特性可至少部分地通过以 下方式来加以控制控制外延生长半导体层的厚度，并控制构成控制栅极结构的所沉积导 电材料层的厚度。此类厚度可比已在常规NAND单位单元中用来控制快闪存储器单元的通 道长度的参数中的至少一些参数更易于控制及按比例缩放。图11的实施例显示电荷存储材料64位于选择装置(例如，包括控制栅极结构78 及82的装置)与由选择装置存取的通道区域之间。在其它实施例中，可能需要电荷存储材 料仅沿着串装置延伸而不沿着选择装置延伸。图14及15图解说明一种形成其中电荷存储 材料仅沿着串装置延伸而不沿着选择装置延伸的实例性构造的方法。参照图14，其图解说明处于图9的处理阶段之后的处理阶段的半导体构造190。构 造190类似于图3到9的构造10，且包括类似于图9的柱40、42、44、46、48及50的柱300、 302、304、306、308及310。柱300、302、304、306、308及310包括类似于上文参照图1所论 述的半导体12的半导体材料312。构造190还包括延伸于所述柱中的一些柱之间的绝缘 材料32，且包括延伸穿过材料312的沟槽34及36。柱300、302、304、306、308及310可包 括交替的η型与ρ型区域，其类似于图9中所示的柱40、42、44、46、48及50的那些交替的 η型与ρ型区域。为了简化图式，图14中未显示此类交替的η型与ρ型区域。将隧道电介质314显示为沿着沟槽34及36的底部处的侧壁形成，且将控制栅极 材料316显示为沿着栅极氧化物形成。隧道电介质314可包括与上文所论述的隧道电介质 62 (图10)相同的组合物，且控制栅极材料316可包括与上文所论述的控制栅极结构72、 74、76、78、80及82(图11)相同的组合物。沟槽36内的控制栅极材料316并入到柱300与 302之间的选择装置318中，且沟槽34内的控制栅极材料316并入到柱302与304之间的 选择装置320中。在控制栅极材料316上方形成绝缘材料322。绝缘材料322可包括与上文所述的 绝缘结构84、86、88、90、92、94、96及98(图11)相同的组合物。参照图15，用隧道电介质材料62、电荷存储材料64及电荷阻挡材料66给沟槽34及36的保持于绝缘材料322上方的部分加衬。随后，在沟槽34及36内形成交替的控制栅 极材料316与绝缘材料322以填充所述沟槽。所述控制栅极材料形成控制栅极结构330、 332、334、340、342 及 346。控制栅极结构330、332、340及342并入到串装置中；且控制栅极结构334及344 并入到选择装置中。在形成控制栅极结构334及336之前移除电荷存储材料64及电荷阻挡 材料66的部分，使得选择装置的控制栅极仅通过隧道电介质62与邻近柱(300、302及304) 间隔开。图15的构造与图11的构造的不同在于图15构造的选择装置(即，包括控制栅极 结构318、320、334及344的装置)的控制栅极仅通过隧道电介质材料(314及62)而非通过 隧道电介质材料与电荷存储材料及电荷阻挡材料的组合与邻近半导体柱(300、302及304) 间隔开。在一些实施例中，图15构造的串装置(例如，包括控制栅极结构330及332的装 置)可视为垂直地位于一对选择装置(例如，包括控制栅极结构318及334的选择装置) 之间的立柱的一部分。各实施例的快闪存储器单元及NAND单位单元可用于各种电子系统中，例如，汽 车、钟表、蜂窝电话、计算机等。图16图解说明计算机系统400的实施例。计算机系统400包含监视器401或其 它通信输出装置、键盘402或其它通信输入装置及主板404。主板404可携载微处理器406 或其它数据处理单元及至少一个存储器装置408。存储器装置408可包括存储器单元阵列， 且此阵列可与寻址电路耦合以存取所述阵列中的个别存储器单元。此外，所述存储器单元 阵列可耦合到用于从所述存储器单元读取数据的读取电路。寻址及读取电路可用于在存储 器装置408与处理器406之间传送信息。此图解说明于图17中所示的主板404的框图中。 在此框图中，所述寻址电路图解说明为410而所述读取电路图解说明为412。处理器装置406可对应于处理器模块，且与所述模块一起使用的相关联存储器可 包括NAND。存储器装置408可对应于存储器模块，且可包括配置为NAND的快闪存储器。图18图解说明电子系统700的高级组织的简化框图。系统700可对应于(例如) 计算机系统、过程控制系统或采用处理器及相关联存储器的任一其它系统。电子系统700 具有功能元件，包含处理器702、控制单元704、存储器装置单元706及输入/输出(I/O)装 置708 (在各实施例中，所述系统可具有多个处理器、控制单元、存储器装置单元及/或I/O 装置)。通常，电子系统700将具有本机指令集，所述本机指令集规定处理器702将对数据 执行的操作及处理器702、存储器装置单元706与I/O装置708之间的其它交互作用。控制 单元704通过连续循环穿过致使从存储器装置706提取并执行指令的一组操作来协调处理 器702、存储器装置706及I/O装置708的所有操作。存储器装置706可包含快闪存储器， 例如快闪卡，且此快闪存储器的至少某一部分可配置为NAND。图19是电子系统800的简化框图。系统800包含存储器装置802，所述存储器装 置具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操 作的读取/写入控制电路812及输入/输出电路814。存储器装置802进一步包含电力电 路816及传感器820，例如，用于确定存储器单元是处于低阈值传导状态还是处于高阈值传 导状态的电流传感器。所图解说明的电力电路816包含电力供应电路880、用于提供参考电压的电路882、给第一字线提供脉冲的电路884、给第二字线提供脉冲的电路886及给位线 提供脉冲的电路888。系统800还包含处理器822或用于存储器存取的存储器控制器。存储器装置802经由布线或金属化线从处理器822接收控制信号。存储器装置 802用来存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包含 快闪存储器，且此快闪存储器的至少某一部分可配置为NAND。所述各种电子系统可制作于单封装处理单元中，或甚至制作于单个半导体芯片 上，以减少所述处理器与所述存储器装置之间的通信时间。所述电子系统可用于存储器模块、装置驱动器、电力模块、通信模块、处理器模块 及专用模块中，且可包含多层、多芯片模块。所述电子系统可能是广泛的系统中的任何一者，例如钟表、电视、蜂窝电话、个人 计算机、汽车、工业控制系统、飞机等。
权利要求
一种形成NAND单位单元的方法，其包括在衬底上方形成垂直立柱，所述立柱包括n型掺杂半导体材料与p型掺杂半导体材料的交替层；以顺序次序用隧道电介质层、电荷存储材料层及电荷阻挡材料层给所述立柱加衬；及在所述经加衬立柱之间形成电绝缘材料与导电材料的交替层；所述导电材料层形成多个水平间隔开的控制栅极结构；将所述控制栅极结构中的至少一些控制栅极结构并入到所述NAND单位单元的串装置中。
2.根据权利要求1所述的方法，其中将所述控制栅极结构中的一些控制栅极结构并入 到所述NAND单位单元的选择装置中。
3.根据权利要求1所述的方法，其中将所有所述控制栅极结构并入到串装置中，且所 述方法进一步包括形成位于所述串装置上面及下面的选择装置，所述选择装置包括仅通过 所述隧道电介质而与所述经加衬立柱间隔开的控制栅极。
4.根据权利要求1所述的方法，其中所述衬底包括单晶硅，且其中所述形成所述垂直 立柱包括在所述衬底上方外延生长η型掺杂半导体材料与P型掺杂半导体材料的交替层，其中 所述交替层中的第一层生长于所述衬底的所述单晶硅上；及 将所述外延生长的层图案化成所述垂直立柱。
5.根据权利要求4所述的方法，其中所述图案化所述垂直立柱包括在所述外延生长的层中形成至少一个第一沟槽，其中所述至少一个第一沟槽沿着第一 水平方向延伸；用电隔离材料填充所述至少一个第一沟槽；在填充所述至少一个第一沟槽之后，形成延伸到所述外延生长的层及所述电隔离材 料中的第二沟槽，其中所述第二沟槽沿着大致正交于所述第一水平方向的第二水平方向延 伸；其中所述给所述立柱加衬包括在所述第二沟槽内形成所述隧道电介质层、所述电荷存 储材料层及阻挡电介质层；且其中在所述第二沟槽内形成电绝缘材料与导电材料的所述交替层。
6. 一种形成半导体构造的方法，其包括 形成延伸到半导体衬底中的腔；在所述腔内外延生长η型掺杂半导体材料与ρ型掺杂半导体材料的交替层； 将所述外延生长的交替层图案化成多个垂直立柱；邻近立柱通过开口而彼此间隔开； 用隧道电介质、电荷存储材料及阻挡电介质给所述开口的至少若干部分加衬以使所述 开口的所述部分变窄；及在所述开口的所述变窄部分内形成电绝缘材料与导电材料的交替层。
7.根据权利要求6所述的方法，其中所述导电材料层在所述开口内形成多个水平间隔 开的控制栅极结构；将所述控制栅极结构并入到NAND单位单元的串装置中。
8.根据权利要求7所述的方法，其进一步包括将所述NAND单位单元的选择装置形成在 串栅极上面及下面，且其中所述选择装置包括仅通过隧道电介质而与所述垂直立柱间隔开 的控制栅极。
9.根据权利要求6所述的方法，其中所述导电材料层在所述开口内形成多个水平间隔 开的控制栅极结构；个别开口内的所述控制栅极结构包含底部控制栅极结构、顶部控制栅 极结构及位于所述底部控制栅极结构与所述顶部控制栅极结构之间的至少一个中间控制 栅极结构；将所述顶部及底部控制栅极结构并入到NAND单位单元的选择装置中，且将所述 至少一个中间控制栅极结构并入到所述NAND单位单元的至少一个串装置中。
10.根据权利要求6所述的方法，其中所述图案化所述外延生长的交替层包括 在所述外延生长的层中形成第一沟槽，其中所述第一沟槽沿着第一水平方向延伸；及 在所述外延生长的层中形成第二沟槽，其中所述第二沟槽沿着大致正交于所述第一水平方向的第二水平方向延伸。
11.根据权利要求10所述的方法，其进一步包括在形成所述第二沟槽之前用隔离材料 填充所述第一沟槽，且其中所述第二沟槽延伸到所述隔离材料及所述外延生长的交替层两者中； 所述给所述开口加衬包括在所述第二沟槽内形成隧道电介质层、电荷存储材料层及阻 挡电介质层；且在所述第二沟槽内形成电绝缘材料与导电材料的所述交替层。
12.—种形成NAND单位单元的方法，其包括在一对垂直结构之间形成隧道电介质材料层；所述隧道电介质材料层形成向上开口的 容器；所述垂直结构包括η型掺杂半导体材料与ρ型掺杂半导体材料的交替层； 在所述容器内形成电荷存储材料层；在所述容器内及在所述电荷存储材料层上方形成电荷阻挡材料层；所述电荷存储材料 层及所述电荷阻挡材料层使所述容器变窄且在所述容器内留下开口 ；及在所述开口内形成电绝缘材料与导电材料的交替层；所述导电材料层形成并入到所述 NAND单位单元的选择装置及串装置中的多个水平间隔开的控制栅极结构。
13.根据权利要求12所述的方法，其中所述形成所述隧道电介质材料层包括在所述对的垂直结构上方及在所述垂直结构之间的沟槽内沉积所述隧道电介质材料；及平面化所述隧道电介质材料以从所述对的垂直结构上方移除所述隧道电介质材料。
14.根据权利要求12所述的方法，其中所述形成所述隧道电介质材料层、所述电荷存 储材料层及所述电荷阻挡材料层包括在所述对的垂直结构上方及在所述垂直结构之间的沟槽内沉积所述隧道电介质材料；在所述对的垂直结构上方及在所述垂直结构之间的沟槽内沉积所述电荷存储材料； 在所述对的垂直结构上方及在所述垂直结构之间的沟槽内沉积所述电荷阻挡材料；及 平面化所述隧道电介质材料、电荷存储材料及电荷阻挡材料以从所述对的垂直结构上 方移除所述隧道电介质材料、电荷存储材料及电荷阻挡材料。
15.根据权利要求12所述的方法，其中形成所述水平间隔开的控制栅极结构以仅与所 述P型掺杂半导体材料水平对准。
16.根据权利要求12所述的方法，其中形成所述导电材料层以横向延伸超过所述NAND单位单元；形成多个互连件以与所述导电材料层成一对一对应；所述导电材料层在一个横向端处形成一连串台阶，其中台阶在从下部导电材料层去往 上部导电材料层中逐渐变得更横向向内以在所述导电材料层的所述一个横向端处留下暴 露的平台；及形成所述互连件以在所述暴露的平台处电接触所述导电层。
17.一种NAND单位单元，其包括第一垂直立柱，其包括交替的控制栅极结构与绝缘材料结构；第二及第三垂直立柱，其位于所述第一垂直立柱的彼此相对的侧上，所述第二及第三 垂直立柱包括含有交替的η型掺杂区域与P型掺杂区域的半导体材料；所述第二垂直立柱 的所述η型掺杂区域与所述第三垂直立柱的所述η型掺杂区域水平对准，且所述第二垂直 立柱的所述P型掺杂区域与所述第三垂直立柱的所述P型掺杂区域水平对准；所述控制栅 极结构与所述η型掺杂区域或所述ρ型掺杂区域水平对准；隧道电介质、电荷存储材料及电荷阻挡材料的垂直延伸层，其位于所述第一立柱与所 述第二及第三立柱中的每一者之间；且其中所述控制栅极结构中的至少一者连同所述第二及第三垂直立柱的η型及ρ型掺杂 区域一起被并入到所述NAND单位单元的串装置中。
18.根据权利要求17所述的NAND单位单元，其中所述第一垂直立柱垂直地位于所述 NAND单位单元的一对选择装置之间。
19.根据权利要求17所述的NAND单位单元，其中所述第一垂直立柱包括底部控制栅极 结构、顶部控制栅极结构及位于所述底部控制栅极结构与所述顶部控制栅极结构之间的至 少一个中间控制栅极结构；所述顶部及底部控制栅极结构连同所述第二及第三垂直立柱的 η型及ρ型掺杂区域一起被并入到所述NAND单位单元的选择装置中；且所述至少一个中间 控制栅极结构连同所述第二及第三垂直立柱的η型及ρ型掺杂区域一起被并入到所述NAND 单位单元的至少一个串装置中。
20.根据权利要求17所述的NAND单位单元，其中所述第二及第三垂直立柱由掺杂单晶 硅组成。
21.根据权利要求17所述的NAND单位单元，其中所述控制栅极结构与所述ρ型掺杂区 域水平对准。
22.—种半导体构造，其包括半导体基底；多个柱，其从所述基底向上延伸，所述柱包括交替的η型掺杂半导体材料与P型掺杂半 导体材料；一对所述柱彼此邻近，所述邻近柱为第一柱及第二柱；隧道电介质，其位于所述邻近柱之间；所述隧道电介质包含沿着且直接抵靠着所述第 一柱的所述P型及η型掺杂半导体材料的第一区域，且包含沿着且直接抵靠着所述第二柱 的所述P型及η型掺杂半导体材料的第二区域；电荷存储材料，其沿着所述隧道电介质；所述电荷存储材料包含沿着且直接抵靠着所 述隧道电介质的所述第一区域的第一区域，且包含沿着且直接抵靠着所述隧道电介质的所 述第二区域的第二区域；电荷阻挡材料，其沿着所述电荷存储材料；所述电荷阻挡材料包含沿着且直接抵靠着所述电荷存储材料的所述第一区域的第一区域，且包含沿着且直接抵靠着所述电荷存储材 料的所述第二区域的第二区域；多个控制栅极结构，其彼此水平间隔开；所述控制栅极结构横向地位于所述邻近柱之 间，且横向地位于所述电荷阻挡材料的所述第一与第二区域之间；及绝缘间隔件，其位于所述水平间隔开的控制栅极结构之间的空间内。
23.根据权利要求22所述的半导体构造，其中所述控制栅极结构由沿着水平方向延伸 的导电线构成；所述半导体构造进一步包括位于所述多个柱的所述柱中的一些柱之间的电 绝缘分隔物，其中所述电绝缘分隔物为沿着所述柱的整个垂直外围延伸的垂直立柱；且其 中所述导电线位于邻近电绝缘分隔物之间。
24.根据权利要求22所述的半导体构造，其中所述水平间隔开的控制栅极结构包含底 部控制栅极结构、顶部控制栅极结构及位于所述底部控制栅极结构与所述顶部控制栅极结 构之间的至少一个中间控制栅极结构；所述顶部及底部控制栅极结构被并入到NAND单位 单元的选择装置中，且所述至少一个中间控制栅极结构被并入到所述NAND单位单元的至 少一个串装置中。
25.根据权利要求22所述的半导体构造，其中所述水平间隔开的控制栅极结构为第一 组水平间隔开的控制栅极结构，且所述半导体构造进一步包括第二组水平间隔开的控制栅 极结构，所述第二组水平间隔开的控制栅极结构位于所述邻近柱中的一者的与所述第一组 水平间隔开的控制栅极结构相对的侧上；所述邻近柱中的所述一者的所述交替P型掺杂区 域与η型掺杂区域形成包括所述第一组水平间隔开的控制栅极结构的第一组快闪存储器 单元及包括所述第二组水平间隔开的控制栅极结构的第二组快闪存储器单元的通道区域 及源极/漏极区域。
全文摘要
一些实施例包含形成半导体构造的方法。可形成n型掺杂材料与p型掺杂材料的交替层。可将所述交替层图案化成通过开口而彼此间隔开的多个垂直立柱。可用隧道电介质、电荷存储材料及阻挡电介质给所述开口加衬。可在所述经加衬开口内形成绝缘材料与导电控制栅极材料的交替层。一些实施例包含形成NAND单位单元的方法。可形成交替的n型材料与p型材料的立柱。可用隧道电介质层、电荷存储材料层及阻挡电介质层给所述立柱加衬。可在所述经加衬立柱之间形成绝缘材料与导电控制栅极材料的交替层。一些实施例包含半导体构造，且一些实施例包含NAND单位单元。
文档编号H01L27/115GK101911297SQ200880124715
公开日2010年12月8日 申请日期2008年11月25日 优先权日2008年1月15日
发明者D·V.·尼马尔·拉马斯瓦米, 古尔特杰·S·桑胡 申请人:美光科技公司