专利名称：0.5微米垂直jfet工艺的制作方法
技术领域：
本发明涉及半导体制作工艺，更具体地说，涉及一种0. 5微米垂直JFET工艺。
背景技术：
传统的垂直JFET器件的制造是通过注入杂质并在高温下推进以达到需要的纵向 深度来形成，但在达到纵向深度的同时横向扩散占据了宝贵的面积，导致器件尺寸大，芯片 集成度低，器件性能差，击穿电压低
发明内容
本发明提出一种通过采用开槽并填充相反掺杂类型的多晶硅或外延的方法，从而 大大减小横向扩散的情况。根据本发明的，提出一种0. 5微米垂直JFET工艺，在衬底上生长外延层后，在需要 进行掺杂的区域开槽，在槽中进行掺杂注入，掺杂注入与沉底及外延层相反类型的材料。根据一实施例，开槽通过光刻工艺实现。根据一实施例，开槽还包括对槽的侧壁进行光滑处理。根据一实施例，衬底为N型重掺杂衬底，外延层为N型轻掺杂外延层。根据一实施例，掺杂注入为注入P型的多晶硅或者外延层。根据一实施例，该0. 5微米垂直JFET工艺还包括通过光刻工艺形成源极。根据一实施例，该0. 5微米垂直JFET工艺包括形成N型重掺杂衬底；在N型重掺杂衬底上生长N型轻掺杂外延层；在N型轻掺杂外延层上生长氧化层；在需要进行掺杂的区域进行光刻版定义；用光刻工艺在需要进行掺杂的区域进行开槽；进行槽侧壁光滑处理；在槽中注入P型的多晶硅或者外延层；进行表面平整，去除多余的多晶硅或者外延层；在源极区域进行光刻版定义；用光刻工艺刻蚀源极；进行源极注入；执行垂直JFET的标准后道工艺。其中的垂直JFET的标准后道工艺包括进行硅化物自对准工艺；生长介质层；在接触孔区域进行光刻版定义；用光刻工艺刻蚀接触孔；
在接触孔填入钨塞；进行金属沉积；用光刻工艺刻蚀沉积的金属层；进行背面处理。
采用本发明的技术方案，通过开槽大大减小了横向扩散的现象，从而减小器件尺 寸，最小关键尺寸可以小至0. 5um，提高了芯片的集成度，同时，通过开槽可以使填充物的掺 杂浓度更加均勻，以保证器件良好性能。
本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描 述而变得更加明显，在附图中，相同的附图标记始终表示相同的特征，其中图1揭示了根据本发明的0. 5微米垂直JFET工艺制作的JFET器件的结构图。
具体实施例方式本发明揭示了一种0. 5微米垂直JFET工艺，在衬底上生长外延层后，在需要进行 掺杂的区域开槽，在槽中进行掺杂注入，掺杂注入与沉底及外延层相反类型的材料。在一个实施例中，开槽通过光刻工艺实现，并且还包括对槽的侧壁进行光滑处理。在一个实施例中，衬底为N型重掺杂衬底，而外延层为N型轻掺杂外延层。掺杂注 入为注入P型的多晶硅或者外延层。在一个实施例中，该0. 5微米垂直JFET工艺还包括通过光刻工艺形成源极。参考图1所示，图1揭示了根据本发明的0. 5微米垂直JFET工艺制作的JFET器 件的结构图。该JFET器件的制作工艺过程如下形成N型重掺杂衬底，在图中标记为N+sub。在N型重掺杂衬底上生长N型轻掺杂外延层，N型轻掺杂外延层在图中标记为 N-EPI ；在N型轻掺杂外延层上生长氧化层。氧化层在图中标记为Oxide。在需要进行掺杂的区域进行光刻版定义。用光刻工艺在需要进行掺杂的区域进行开槽。进行槽侧壁光滑处理。在槽中注入P型的多晶硅或者外延层，在槽中注入P型的多晶硅或者外延层在图 中标记为P+。进行表面平整，去除多余的多晶硅或者外延层。如图中所示，处理后的多晶硅或者 外延层呈略微下凹的形状。在源极区域进行光刻版定义。用光刻工艺刻蚀源极。进行源极注入。注入的源极在图中标记为N+。
执行垂直JFET的标准后道工艺。上述的垂直JFET的标准后道工艺包括进行硅化物自对准工艺；
生长介质层；在接触孔区域进行光刻版定义；用光刻工艺刻蚀接触孔；在接触孔填入钨塞；进行金属沉积；用光刻工艺刻蚀沉积的金属层；进行背面处理，其中该背面处理包括背面减薄处理和背面蒸金处理。参考图1所示，在所制作的JFET器件中，漏极Drain位于器件的底部、开槽并注入相反类型掺杂的区域形成栅极Gate，源极Source位于栅极Gate之间。采用本发明的技术方案，通过开槽大大减小了横向扩散的现象，从而减小器件尺 寸，最小关键尺寸可以小至0. 5um，提高了芯片的集成度，同时，通过开槽可以使填充物的掺 杂浓度更加均勻，以保证器件良好性能。上述实施例是提供给熟悉本领域内的人员来实现或使用本发明的，熟悉本领域的 人员可在不脱离本发明的发明思想的情况下，对上述实施例做出种种修改或变化，因而本 发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最 大范围。
权利要求
一种0.5微米垂直JFET工艺，其特征在于，在衬底上生长外延层后，在需要进行掺杂的区域开槽，在槽中进行掺杂注入，所述掺杂注入与沉底及外延层相反类型的材料。
2.如权利要求1所述的0.5微米垂直JFET工艺，其特征在于，所述开槽通过光刻工艺 实现。
3.如权利要求2所述的0.5微米垂直JFET工艺，其特征在于，所述开槽还包括对槽的 侧壁进行光滑处理。
4.如权利要求1所述的0.5微米垂直JFET工艺，其特征在于，所述衬底为N型重掺杂 衬底，所述外延层为N型轻掺杂外延层。
5.如权利要求1所述的0.5微米垂直JFET工艺，其特征在于，掺杂注入为注入P型的 多晶硅或者外延层。
6.如权利要求1所述的0.5微米垂直JFET工艺，其特征在于，所述0. 5微米垂直JFET 工艺还包括通过光刻工艺形成源极。
7.如权利要求1所述的0.5微米垂直JFET工艺，其特征在于，包括 形成N型重掺杂衬底；在N型重掺杂衬底上生长N型轻掺杂外延层；在N型轻掺杂外延层上生长氧化层；在需要进行掺杂的区域进行光刻版定义；用光刻工艺在需要进行掺杂的区域进行开槽；进行槽侧壁光滑处理；在槽中注入P型的多晶硅或者外延层；进行表面平整，去除多余的多晶硅或者外延层；在源极区域进行光刻版定义；用光刻工艺刻蚀源极；进行源极注入；执行垂直JFET的标准后道工艺。
8.如权利要求7所述的0.5微米垂直JFET工艺，其特征在于，所述垂直JFET的标准后 道工艺包括进行硅化物自对准工艺； 生长介质层；在接触孔区域进行光刻版定义； 用光刻工艺刻蚀接触孔； 在接触孔填入钨塞； 进行金属沉积；用光刻工艺刻蚀沉积的金属层； 进行背面处理。
全文摘要
本发明揭示了一种0.5微米垂直JFET工艺，在衬底上生长外延层后，在需要进行掺杂的区域开槽，在槽中进行掺杂注入，掺杂注入与沉底及外延层相反类型的材料。用本发明的技术方案，通过开槽大大减小了横向扩散的现象，从而减小器件尺寸，最小关键尺寸可以小至0.5μm，提高了芯片的集成度，同时，通过开槽可以使填充物的掺杂浓度更加均匀，以保证器件良好性能。
文档编号H01L21/337GK101859709SQ20091004907
公开日2010年10月13日 申请日期2009年4月9日 优先权日2009年4月9日
发明者刘启星, 孔天午, 汪大祥 申请人:上海先进半导体制造股份有限公司