专利名称：具有电源切断晶体管的半导体器件的制作方法
技术领域：
本发明涉及具有电源切断晶体管(power cutoff transistor )的半导体器件， 该电源切断晶体管用于控制逻辑电路的电源电压或参考电压的供给和中断， 形成在与逻辑电路的逻辑晶体管相同的半导体基板中。
背景技术：
近年来，由半导体器件制造的晶片加工(在下文简称为"工艺")所需 的尺寸小型化导致了在截止(OFF)状态下晶体管泄漏电流增加。这增加了 由泄漏电流引起的无用功耗占半导体集成电路(芯片)总功耗的百分比。现 今，该百分比已经增长到不容忽视的水平。电源闸控(power gating)用于减少这种无用功耗。电源闸控也^皮看作称 为MTCMOS (多阈值互补金属氧化物半导体)的电路技术。电源闸控通过将具有高阈值电压的晶体管(电源切断晶体管)串联在用 于给逻辑电路供给电源电流的通路中来使用。电源切断晶体管在逻辑电路可 不工作期间截止。这切断了电源的电流供给通路，因此保证减少泄漏电流。然而，如上所述需要两种不同类型的晶体管，即形成在相同半导体基板 上的逻辑电路的逻辑晶体管和高阈值电压的电源切断晶体管，因此造成较高 的工艺成本。为了尽可能地降低成本，必须提高逻辑晶体管和电源切断晶体管之间工 艺上的亲和性(共通性)。为了实现这一 目的，对于不同工艺应该尽可能地采用相同的结构和制造 条件参数，也就是更高比例的两种类型的晶体管应该在单一步骤中制造。例 如，仅通过控制沟道浓度来改变阈值电压。两种类型晶体管的其他参数保持 相同。在各参数当中，两种晶体管之间相同的参数是引入源极区域和漏极区 域的杂质种类和浓度、栅极绝缘膜的材料和厚度以及栅极电极的材料和厚 度。4发明内容然而，两个工艺间实现较高水平的共通性产生如下的缺点。就是说，除了沟道浓度外几乎相同的两种晶体管几乎具有相同的耐电压性(voltage resistance )。结果，两种晶体管的栅极控制电压的上限具有相同 的限制。这里，逻辑晶体管的阈值电压设定为相对小。因此，栅极控制电压相对 小(例如，约1.2V)。附带地，工艺通常根据逻辑晶体管来确定，以实现逻辑电路所需的速度。 逻辑晶体管数量很大，并且电路特性取决于这些晶体管。因此，以与栅极控 制电压相对低(约1.2V)的逻辑晶体管相同的工艺制造阈值电压高的电源切 断晶体管导致大的导通(ON)电阻。这在用于在运行期间给逻辑电路提供 电源的通路中S1起更高的串联电阻，因此导致给逻辑电路供给的电源电压的 有效幅度(电源电压和参考电压之差)降低。这导致逻辑电路的速度降低。 此外，为了减小串联电阻，必须增加电源切断晶体管的尺寸(所谓的栅极宽 度)。然而，在此情况下，整个电路面积将增加，因此导致与工艺无关的原 因引起的成本增加。如上所述，电源闸控的利用在开发中陷入僵局。就是说，提高工艺上的 共通性以保持低成本导致逻辑电路的速度降低。或者，作为与工艺无关的原 因的电路面积的增加导致成本增加。本发明的目的是解决阻碍电源闸控使用的成本增加和性能下降之间的 权衡。根据本发明实施例的半导体器件包括第 一导电类型的半导体基板，以及 形成在该半导体基板中的彼此分开的第一导电类型的第一阱和第二阱。逻辑 电路部分的晶体管形成在该第一阱中。电源切断晶体管形成在该第二阱中。 该电源切断晶体管连接到用于驱动逻辑电路部分的电源电流的通路。该晶体 管响应于输入控制信号而截止以电学地切断该通路。在该第一阱和第二阱之 间形成屏蔽部分以屏蔽半导体基板中的电势干扰。在由该屏蔽部分屏蔽电势 干扰的两个基板区域中，在第二阱侧的 一个具有形成在其中的基板接触区 域。该基板接触区域用于给该电源切断晶体管施加基板偏压。这里，术语"屏蔽"不意味着绝对没有电势干扰，而是电势的干扰基本 上抑制到 一 定程度使得在运行期间提供的电势能保证正常运行。在本发明的实施例中，屏蔽部分应当优选包括两个PN结。通过引入与半导体基板的导电类型相反的第二导电类型的阱而形成两个PN结。除了在 基板前表面上外，该相反的导电类型的阱围绕第一阱。方向彼此相反的PN 结， 一个形成在相反的导电类型的阱和第一阱之间，而另一个形成在相反导 电类型的阱和半导体基板之间。在本发明的实施例中，基板接触区域应当优选为第一导电类型。二者都 是第一导电类型的基板接触区域和第二阱应当优选由相同的第一导电类型 的半导体基板区域连接在一起。在本发明的实施例中，当从平面图上看半导体基板的晶体管形成区域 时，基板接触区域应当优选提供在电路形成区域的周围。电路形成区域应当 优选包括逻辑电路形成区域和与逻辑电路形成区域接触的电源切断晶体管 的形成区域。在本发明的实施例中，逻辑晶体管应当优选形成在第一阱中。逻辑晶体 管和电源切断晶体管应当优选构造为使得它们的阈值电压相同。逻辑晶体管和电源切断晶体管的源极区域和漏极区域应当优选以包含相同浓度的相同种类的杂质的第二导电类型半导体区域形成。提供在源极区 域和漏极区域之间的第 一导电类型的阱区域应当优选包含相同浓度的相同 种类的杂质。形成在阱区域上的对册极绝缘膜应当优选由相同的材料制作，且具有相同的厚度。提供在栅极绝缘膜上的栅极电极应当优选由相同的材料制 作。此外，栅极电极在源极区域和漏极区域彼此分开的方向上尺寸相等。在本发明的实施例中，基板接触区域应当优选形成在半导体基板的背表 面上，该背表面在形成有晶体管的前表面的相反侧。作为选择，基板接触区域应当优选形成在半导体基板的与背表面和形成 有晶体管的前表面接触的侧表面上。
图1是根据第一实施例的半导体集成电路的截面结构图； 图2是根据第一实施例的半导体集成电路的局部平面图； 图3是根据第二实施例的半导体集成电路的截面结构图； 图4是根据第三实施例的半导体集成电路的截面结构图；以及 图5是根据第四实施例的半导体集成电路的截面结构图。
具体实施方式
本发明的实施例解决阻碍电源闸控使用的成本增加和性能降低之间的 权衡。下面，将参考附图描述本发明的优选实施例。 第一实施例图1图解了根据第一实施例的半导体集成电路的截面结构。图2图解了 根据第一实施例的半导体集成电路的局部平面图。术语"半导体集成电路" 是指半导体器件的芯片部分。因此，半导体器件以棵装芯片或者封装的形式提供。第 一 实施例的特征之 一在于，在具有用于切断电源供给通路的晶体管 (在下文称作电源切断晶体管)的半导体器件的逻辑电路部分中提供深N 阱。图1所示的半导体集成电路1-1例如具有P型硅晶片作为P型半导体基 板。该P型半导体基板在下文将称作P型基板(PSUB ) 2。P型基板2的主表面之一称为晶体管形成表面(或者基板前表面)。另 一个主表面称为背表面。从基板前表面上看，用于实现给定功能的电路形成区域1C包括，例如 如图2所示，逻辑电路形成区域1A和电源闸(power gate )区域(PGR) IB。 电源闸区域1B提供为与逻辑电路形成区域1A接触。电源闸区域IB包括电 源切断晶体管PGT,用于切断到逻辑电路的电源供给通路。应当注意的是，图2中的逻辑电路形成区域1A和电源闸区域IB之间 的设置关系不限于该图所示。作为选择，电源闸区域IB可以设置为垂直延 伸。还可作为选择的是，可以设置多个不规则隔离的电源闸区域IB。图1图解了逻辑电路形成区域IA和电源闸区域IB的截面。如图l所示，N型阱(N阱)3形成在P型基板2的基板前表面上。N 阱3包括N阱部分(下面称为深N阱)3A和浅N阱3B。深N阱3A形成 在距基板前表面深的位置。浅N阱3B形成在深N阱3A上至基板前表面。一般而言，深N阱通常提供在模拟电路形成区域(未示出)，以使来自 P型基板的噪声传播减少。在本实施例中，深N辨3A提供在逻辑电路形成区域1A中。由浅N阱3B和深N阱3A组成的N阱3对应于相反的导电类型的阱的示例。P型阱(在下文称为第一P阱)4形成在N阱3中。除了在基板前表面 上外，第一P阱4由相反的导电类型的阱(即N阱3)围绕。与具有上述阱结构的逻辑电路形成区域1A不同，在电源闸区域1B中 没有形成相反的导电类型的阱。因此，P型阱(下文称为第二P阱)5直接 形成在P型基板2的基板前表面上。第二P阱5可以形成为与第一P阱4分开。然而，为了减少工艺成本， 这两个阱应当优选同时形成。在同时形成时，对于这两个阱(第一P阱4和 第二 P阱5 )，阱中的P型杂质类型和沿着深度的浓度分布几乎相同。如上形成的第一 P阱4和第二 P阱5之间的区域通过"屏蔽部分"屏蔽 而防止电势干扰。在本实施例中，术语"屏蔽"不意味着绝对没有电势干扰， 而是电势干扰足以抑制到 一定程度以使运行期间提供的电势保证正常的运 行。更具体地讲，通过形成N阱3来引入"屏蔽部分"。为了便于理解，如 图l中的二极管符号所示，形成两个PN结，即第一P阱4与N阱3之间的 PN结(PN1)和N阱3与P型基板2之间的另一个PN结(PN2)。因为两 个结形成方向相反的二极管，所以这两个PN结有效地屏蔽电势干扰。就是 说，本实施例中的"屏蔽部分"包括这样的两个PN结。N型逻辑晶体管LTn形成在第一 P阱4中。P型逻辑晶体管LTp形成在 浅N阱3B中。N型逻辑晶体管LTn包括N型源极区域6S、 N型漏极区域6D、栅极绝 缘膜Fn和栅极电极Gn。 N型源极区域6S和N型漏极区域6D彼此分开。 栅极绝缘膜Fn和栅极电极Gn形成在源极区域6S和漏极区域6D之间的P 阱区域上。尽管导电类型相反，但是P型逻辑晶体管LTp也包括源极区域8S、漏极区域8D 、栅极绝缘膜Fp和栅极电极Gp。另一方面，N型的电源切断晶体管PGT形成在第二P阱5中。 电源切断晶体管PGT包括N型源极区域IOS、 N型漏^L区域IOD、栅极绝缘膜Fg和栅极电极Gg。 N型源极区域10S和N型漏极区域10D彼此分开。4册极绝缘膜Fg和栅极电极Gg形成在源极区域10S和漏极区域10D之间的P阱区域上。这里，N型逻辑晶体管LTn和电源切断晶体管PGT因二者同时形成而 在结构和工艺参数上几乎相同。因此，N型逻辑晶体管LTn和电源切断晶体管PGT在源极和漏极的杂 质种类和浓度、沟道杂质种类和浓度、栅极绝缘膜的材料和厚度以及栅极电 极的材料和厚度上相同。当然，尽管两个晶体管在上述特性上说成是相同， 但是也有某些变化。然而，在本发明的实施例中，术语"相同"表示为有一 定程度的变化但意味着没有提供有意的差别。如图l所示，例如，晶体管由未示出的上层配线连接在一起。在图l所 示的示例中，P型逻辑晶体管LTp、 N型逻辑晶体管LTn和电源切断晶体管 PGT在电源电压VDD和参考电压VSS (例如，接地电压GND)的供给线 之间依次串联连接在一起。两个逻辑晶体管例如具有连接在一起的栅极，因 此形成反相器(inverter )。电源切断晶体管PGT连接在N型逻辑晶体管LTn 的源极和参考电压VSS之间。因此，该晶体管PGT插设在到组成逻辑电路 的闸电路的电源电流的供给通路中，从而控制逻辑电路的电源供给。栅极信 号从未示出的控制电路提供给电源切断晶体管PGT。本实施例的特征之一在于，在第二 P阱5的一侧提供基板接触区域U。 第二P阱5是由屏蔽部分(两个PN结)分开的两个基板区域(即第一P阱 4和另 一个基板区域)之一。基板接触区域11是外部提供基板偏压VBB的 P型杂质区域。基板偏压VBB作用在形成在第二 P阱5中的电源切断晶体管PGT的沟 道区域上作为反偏压(backbias )。其原因是，因为该电压VBB的供给通路 完全以P型半导体形成(尽管有一些电阻)，所以屏蔽部分对基板偏压VBB 没有影响。另一方面，基板偏压VBB因其受屏蔽部分的阻挡而没有用作N 型逻辑晶体管LTn的反偏压。电源切断晶体管PGT的阈值电压可以根据基板偏压VBB的大小而改 变。通常，当基板偏压VBB降低到参考电压VSS之下时，电源切断晶体管 PGT的阈值电压增加。因此，当逻辑电路不运行时，有效阈值电压增加且例 如施加给该晶体管PGT的栅极电压保持不变。这使得泄漏电流减少。此外， 因为阈值电压增加，所以甚至对于与逻辑晶体管相同的栅极电压，该晶体管 PGT的导通(ON)电阻也下降。这使得提供给逻辑电路的源极电压的有效 幅度增大，与ON电阻的减少成比例，因此使得逻辑电路的运行速度增加。9另一方面，电源切断晶体管PGT不因增加运行速度而增加尺寸。相反， 足够高的运行速度给出减小尺寸的余地。这节约了基板和部件的材料，且保 证了较高的产率并降低了成本。如图2所示，基板接触区域11应当优选提供在电路形成区域1C的外部。 这与基板接触区域提供在电源闸区域1B中的情况相比，使得电源闸区域1B 的面积显著减小，在基板接触区域提供在电源闸区域1B中的情况下，基板 偏压VBB的供给线穿过该区域1B。因此，这一方面也可以显著减少成本。下面描述的第二和后续的实施例对应于第一实施例的修改。因此，与如 上所述的部件相同的部件用相同的附图标记表示，并且将省略或者简化其描 述。第二实施例图3图解了根据第二实施例的半导体集成电路的截面结构图。 在本实施例中，基板接触区域IIA提供在基板背表面上。任意数量(一 个或多个)端子可以连接到该区域。在芯片(半导体集成电路1-2)的组装期间，该芯片可以经由导电膏小 片结合(die bond)到小片焊盘上。在此情况下，小片焊盘(die pad)连接 到基板偏压VBB的外部端子(封装端子)，而不是接地电压GND的端子。此外，在三维IC的情况下，第二芯片可以电连接或者机械连接到第一 芯片上。在此情况下，第二芯片的背表面连接到形成在第一芯片的前表面上 用于施加基板偏压VBB的图案。这使得容易给第二芯片提供基板偏压而不 需诸如通孔的任何复杂的通路。此外，可以节省前表面上的面积，提供实质更小的芯片尺寸。这使得与率，因此有助于降低成本。 第三实施例图4图解了根据第三实施例的半导体集成电路的截面结构图。 在本实施例中，基板接触区域IIC提供在基板侧表面上。任意数量(一个或多个)端子可以连接到该区域。在晶片切割成芯片(半导体集成电路l-3)前，从后面蚀刻划线的部分，从而暴露侧表面。然后，在该侧表面上形成P型区域(基板接触区域11C)和电极。沿着划线切割晶片来形成侧表面上具有基板接触区域11C的半导体集成电路1-3。与第二实施例一样，本实施例也使得节省前表面上的面积，提供实质更本，并且有助于改善产率，因此有助于降^<成本。此外，三雉IC中的芯片 侧表面可以得到有效利用，因此节省基板偏压VBB的配线资源。假设半导 体集成电路1-3为三维IC中的中间芯片，则该电路1-3可以经由侧表面容易 地连接到具有背表面连接结构的上芯片(图3)和具有前表面连接结构的下 芯片(图1)。 第四实施例图5图解了根据第四实施例的半导体集成电路的截面结构图。 在本实施例中，基板接触区域11C提供在基板侧表面上。任意数量(一 个或多个)端子可以连接到该区域。然而，应当注意的是，半导体集成电路l-4具有所谓的SOI结构。该电 路1-4包括半导体层(SOI层)，其提供在P型基板2上形成的基板隔离绝缘 层20上。在SOI层中，用绝缘材料形成元件隔离绝缘层21。该层21以沿 着厚度切割SOI层的方式形成。这将SOI层分成逻辑电路形成区域1A和电 源闸区域1B。在此情况下，与其他实施例一样，基板接触区域11可以形成在第二 P 阱5外部的SOI层中。然而，该区域11也可以形成在第二P阱5内，如图 5所示。作为选择，基板接触区域11C可以形成在暴露第二 P阱5的侧表面上。应当注意的是，第一至第四实施例的任何修改都是可能的，其中可以颠 倒导电类型和杂质导电类型，以及电源切断晶体管PGT连接在电源电压 VDD和P型逻辑晶体管LTp的源极之间。如上所述，第一至第四实施例抑制了运行速度的下降，而同时避免实施 电源闸控中附加工艺步骤所致的成本增加。在通常的电源闸控中，制造阈值电压不同的两种类型的晶体管。相反， 本发明的实施例仅采用一种类型的晶体管。晶体管阔值电压通常因例如工艺 的变化而改变。然而，可以通过调整基板电位(基板偏压)来改变阈值电压， 以使该电位作用在晶体管的沟道上。在N沟道晶体管中，可以通过改变直接ii在晶体管下的P阱的电位到负电位来增加阈值电压。利用这样的特性，增加了插设来用于切断电源供给通路的晶体管的阈值电压，因此使得OFF状态下的泄漏电流减小。特别是，第一和第四实施例通过P型基板2提供反栅极偏压。这使得电 源切断晶体管PGT形成区域中的金属配线面积减少。第二实施例从基板背表面提供反栅极偏压。这使得直接连接到P阱的端 子面积减少。第三实施例从基板侧表面提供反栅极偏压。这使得直接连接到P阱的端 子面积减少。此外，该实施例提供有效的措施来解决三维封装中前背表面连 接性的限制。本申请包含2008年6月11日提交日本专利局的日本优先权专利申请JP 2008-153083所揭示的相关主题，将其全部内容引用参考于此。本领域的技术人员应当理解的是，在权利要求或其等同特征的范围内， 根据设计需要和其它因素，可以进行各种修改、结合、部分结合和替代。
权利要求
1、一种具有电源切断晶体管的半导体器件，包括第一导电类型的半导体基板；和第一导电类型的第一阱和第二阱，形成为在该半导体基板中彼此分开，其中逻辑电路部分的晶体管形成在该第一阱中，电源切断晶体管形成在该第二阱中，该电源切断晶体管连接到用于驱动该逻辑电路部分的电源电流的通路，并且响应于输入控制信号关断从而电学地切断该通路，在该第一阱和该第二阱之间形成屏蔽部分以屏蔽该半导体基板中的电势干扰，并且由该屏蔽部分屏蔽电势干扰的两个基板区域中，在该第二阱侧的一个具有形成在其中的基板接触区域，该基板接触区域用于给该电源切断晶体管施加基板偏压。
2、 如权利要求1所述的具有电源切断晶体管的半导体器件，其中 该屏蔽部分包括两个PN结，通过引入与该半导体基板的导电类型相反的第二导电类型 的阱而形成，该相反的导电类型的阱除了在基板前表面外围绕该第一阱，方 向彼此相反的该PN结， 一个形成在该相反的导电类型的阱和该第一阱之间， 而另 一个形成在该相反的导电类型的阱和半导体基板之间。
3、 如权利要求1所述的具有电源切断晶体管的半导体器件，其中 该基板接触区域为第一导电类型，并且二者都是第 一导电类型的该基板接触区域和第二阱由相同的第 一导电 类型的半导体基板区域连接在一起。
4、 如权利要求1所述的具有电源切断晶体管的半导体器件，其中 当在平面图中看该半导体基板的晶体管形成区域时，该基板接触区域提供在电路形成区域的周围，该电路形成区域包括 该逻辑电路的形成区域，和与该逻辑电路形成区域接触的该电源切断晶体管的形成区域。
5、 如权利要求1所述的具有电源切断晶体管的半导体器件，其中逻辑晶体管形成在该第一阱中，并且该逻辑晶体管和电源切断晶体管构造为使得它们的阈值电压相同。
6、 如权利要求5所述的具有电源切断晶体管的半导体器件，其中该逻辑晶体管和电源切断晶体管的源极区域和漏极区域以包含相同浓 度的相同种类的杂质的笫二导电类型半导体区域形成，该源极区域和该漏极区域之间提供的第一导电类型阱区域包含相同浓 度的相同种类的杂质，该阱区域上形成的该两个晶体管的栅极绝缘膜由相同的材料制成，且具 有相同的厚度，该栅极绝缘膜上提供的栅极电极由相同的材料制成，并且该栅极电极在该源极区域和漏极区域彼此分开的方向上尺寸相等。
7、 如权利要求1所述的具有电源切断晶体管的半导体器件，其中 该基板接触区域形成在该半导体基板的在形成有该晶体管的前表面相反侧的背表面上。
8、 如权利要求l所述的具有电源切断晶体管的半导体器件，其中 该基板接触区域形成在该半导体基板的均与背表面和形成有该晶体管的前表面都4妾触的侧表面上。
全文摘要
本发明公开了具有电源切断晶体管的半导体器件，该半导体器件包括第一导电类型的半导体基板；以及在半导体基板中形成为彼此分开的第一导电类型的第一和第二阱。
文档编号H01L29/51GK101604690SQ20091014594
公开日2009年12月16日 申请日期2009年6月11日 优先权日2008年6月11日
发明者中井将胜 申请人:索尼株式会社