专利名称：高长宽比的插头填充方法
技术领域：
从总体上来说，本发明的实施方式涉及半导体的制备方法。更具体地说，本发明的 实施方式涉及对高长宽比的插头进行插头填充(plug fill)的方法。
背景技术：
现有的插头填充技术要求对金属进行共形沉积(conformal exposition)或使用 溅射法进行从上到下的填充。例如，在形成于含有半导体的层上的介电材料内形成过孔 (via)。使导电金属在过孔内从过孔的侧壁向下至底部进行沉积。使导电材料从过孔的侧 壁向内且从下至上地填充在过孔内。这会在进行过孔填充时产生接缝。而且，在现有技术 中通常在侧壁上使用粘性阻挡层。 另一种示例性的技术中，在形成于含有半导体的层上的介电材料内形成过孔。通 过溅射法使导电性材料沉积在所述过孔内。当导电性材料溅射到过孔中时，导电性材料聚 集在过孔的侧壁和底部。使导电材料从过孔的侧壁向内且从下至上地填充在过孔内。这会 在进行过孔填充时产生接缝。 现有技术的方法对插头的长宽比具有非常大的依赖性，因此具有高长宽比的插头 的品质显著降低。在上述方法中，插头填充物在侧壁上堆积起来并从侧壁向内生长。已知 的缺点之一就是接缝的产生。之后的抛光过程会导致接缝暴露并进一步导致得到抛光副产 品。随着节点(node)尺寸减小，插头长宽比的问题变得更为关键。因此，例如用于45纳米 和超技术的高长宽比插头填充需要全新的设施。 需要一种在任意长宽比的情况下都能够避免上述讨论的问题的插头填充方法。
发明内容
本发明提供了一种方法，该方法包括
在含有半导体的层上形成介电层； 在所述介电层内形成过孔，该过孔延伸至所述含有半导体的层以使所述过孔的底 表面为所述含有半导体的层的一部分； 仅在所述过孔的底表面上而不在所述过孔的侧壁上形成成核层； 在所述成核层上沉积导电性填充材料直到所述过孔的顶部，以产生无缝的插头填
充，所述导电性填充材料从下向上地沉积且不从侧壁向内地沉积。 本发明还提供了一种方法，该方法包括 在含有半导体的层和介电层之间形成硅化物层； 在所述介电层内形成过孔，该过孔延伸至所述硅化物层以使所述过孔的底表面为 所述硅化物层的一部分，该硅化物层的该部分仅在所述过孔的底表面上而不在所述过孔的 侧壁上起到成核层的作用；以及 在所述硅化物层的所述部分上沉积导电性填充材料直到所述过孔的顶部，以产生 无缝的插头填充，所述导电性填充材料从下向上地沉积而不从侧壁向内地沉积。
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本发明又提供了一种方法，该方法包括
在含有半导体的层上形成介电层； 在所述介电层内形成过孔，该过孔延伸至所述含有半导体的层以使所述过孔的底 表面为所述含有半导体的层的一部分，其中所述过孔的高度至少为该过孔的宽度的10倍；
在所述过孔内形成成核层，该成核层形成于所述过孔的底表面上，其中，所述过孔 的侧壁或上角落处没有成核层或导电性粘合剂； 将导电性填充材料沉积在所述过孔内，由此所述导电性填充材料从所述成核层向 上生长直到所述过孔的顶部而不从该过孔的侧壁或上角落向内生长，得到无空隙且无缝的 插头填充。
在说明书的结论部分特别地指出并清楚地要求了本发明的主旨。但是，可以在阅 读附图时结合下文的详细描述来了解本发明的组织和实施方法，以及本发明的目的、特点 和优点，其中 图1为根据本发明的一种实施方式的形成于含有半导体的层上的介电层的侧面 剖视图； 图2a与图l类似，为根据本发明的一种实施方式的在介电层内形成过孔后的侧面 剖视图； 图2b与图2a类似，为根据本发明的一种实施方式的在过孔底部形成成核层后的 侧面剖视图； 图2c与图2b类似，为根据本发明的一种实施方式的在过孔底部沉积了导电性填 充材料后的侧面剖视图； 图2d与图2c类似，为根据本发明的一种实施方式的在过孔内沉积导电性填充材 料以形成无空隙且无接缝的插头填充后的侧面剖视图； 图3a为根据本发明的一种实施方式，向过孔底部注入离子形成成核层后，在含有 半导体的层上的介电层中形成的过孔的侧面剖视图； 图3b与图3a类似，为根据本发明的一种实施方式的在过孔内沉积导电性填充材 料后的侧面剖视图； 图3c与图3b类似，为根据本发明的一种实施方式的在过孔内沉积导电性填充材 料以形成无空隙且无接缝的插头填充后的侧面剖视图； 图4a为根据本发明的一种实施方式的形成于含有半导体的层上的硅化物层的侧 面剖视图； 图4b与图4a类似，为根据本发明的一种实施方式的在半导体层上形成介电层和 过孔之后的侧面剖视图； 图4c与图4b类似，为根据本发明的一种实施方式的在过孔内沉积导电性填充材 料之后的侧面剖视图； 图5为特异性地形成于含有半导体的层的一部分上的硅化物层的侧面剖视图，所
述含有半导体的层的所述部分对应于晶体管的含有N型掺杂或P型掺杂的区域。 应该理解的是，为了简便且使描述清楚，附图所示元件不限于此。例如说，一些元件的尺寸可以相对于其他元件而被放大用于进行清楚的描述。此外，在附图中合适的地方 重复使用了附图标记以表示相应或类似元件。
具体实施例方式
在以下具体描述中，给出了多个具体细节以提供对本发明的全面了解。然而，本领
域技术人员应该知道的是，在这些具体的细节之外仍可以实施本发明。在其他的例子中，没
有详细地描述公知的方法、过程、组件以及电路以避免使本发明变得模糊。 通过仅在过孔的底表面处形成成核层，使导电性材料能从该成核层向上生长。由
于侧壁上没有成核层，因此防止了导电性填充材料从侧壁向内生长。因此能够得到无空隙
且无缝的插头。诵讨CT、糊成j亥駄麵i顿目，白勺齢 可以使成核层沉积形成在过孔的底表面上，以使随后填入的材料向上生长。图1 描述了形成于含有半导体的层215上的介电层210。 如图2a所示，在所述介电层210内形成了过孔205。可以以各种方式形成所述过 孔205，例如，通过蚀刻的方法。过孔205延伸至含有半导体的层215，由此所述过孔205的 底表面230是所述含有半导体的层205的一部分235。同时还示出了过孔205的侧壁225。 将过孔205的高240除以该过孔205的宽245得到过孔205的长宽比。在一种实施方式中， 所述长宽比至少为IO : 1(即，高240至少是宽245的IO倍)。 如图2b所示，成核层250仅形成在过孔205的底表面230上。更具体地说，成核 层250形成于含有半导体的层215的所述部分235上。 成核层250的厚度应当足以起到作为随后的填充材料进行沉积的成核位点。应该 理解的是，由于成核层250具有厚度，因此成核层250本身会沉积到底表面上并与侧壁发生 接触。本说明书中所述的侧壁上没有成核层或导电层，应该理解为不是指沉积在过孔底表 面上并与侧壁接触的成核层250本身。 成核层250促进了沉积在过孔205内的随后的填充材料从该成核层250向上生 长。为了实现仅从底部向上生长，侧壁上没有形成也不存在成核层或导电层。这防止了随 后的填充材料从侧壁向内的任何生长。应该理解的是，虽然优选侧壁上没有填充材料，但非 常少量的填充材料会不可避免地沉积在侧壁上——例如，可能有少许沾染在侧壁上。然而， 沾染的量不能是持续生长或者不足以促进任何显著的从侧壁向内生长，或不能起到成核位 点的作用。因此，预定的生长应该是从成核层250向上至过孔顶部。因此，导电材料的生长 厚度应该等于过孔的宽度(与从各个侧壁向过孔中部发生的生长相反，每个这种生长的厚 度均为过孔宽度的一半)。 成核层250可以含有导电性材料，例如金属、硅化物、硼化物和氮化物。导电性材 料可以包括钛(Ti)、钨(W)、或它们的任意的合金。 在一种实施方式中，通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层 沉积(ALD)、金属有机化学气相沉积(MOCVD)、或等离子体增强化学气相沉积(PECVD)的沉 积法形成成核层250。在一个具体的实施方式中，成核层250通过准直溅射法(collimated sputtering)形成。无论使用何种沉积法，这种沉积应该是单向的以使成核位点仅形成于过 孔的底表面上。而在侧壁上应该没有显著的生长或连续的积累。
如图2c所示，随后在成核层250上从下往上但不从侧壁225向内地沉积导电性填 充材料255。应该使导电性填充材料255沉积在过孔内，并填充至等于过孔205的高度。插 头的构型和形状限定了生长方向。此外，侧壁上不应该存在成核层或导电层或阻挡层。
而且，应该理解的是，虽然优选侧壁上没有填充材料，但非常少量的填充材料会不 可避免地沉积在侧壁上——例如，可能有少许沾染在侧壁上。然而，沾染的量不能是持续生 长或者不足以促进任何显著的从侧壁向内生长，或不能起到成核位点的作用。此外，在介电 层210的顶面或过孔205的上角落(top corner)处不会发生显著的生长或聚集导电性填 充材料。填充材料在介电层210的顶面或过孔205的上角落处的沉积应该是非常少量的， 且不会引起任何的持续生长或起到成核位点的作用。预定的生长应该从成核层250向上至 过孔顶部。在对具有长的高度和非常狭窄的宽度的具有高长宽比的插头进行处理的时候， 这允许了从底部向上的生长，还防止了从侧壁向内的生长。 所述导电性填充材料可以含有例如钛、鸨、及它们的合金。可以利用例如PVD、CVD、 ALD、M0CVD、或PECVD来沉积所述导电性填充材料255。 图2d描述了当导电性填充材料255完全地填充在过孔205后且达到过孔顶部时 的插头260。即使在具有窄的插头直径和高的插头高度的高长宽比的情况下，也防止了在顶 部产生接点闭合(Contact closure)，从而形成了无空隙且无缝的插头。
诵讨弁A軒麵扁禾亥駄麵i顿目，白勺齢 可选择地，可以通过注入金属离子在过孔的底表面上形成成核层。如图3a所示 地，与图1至图2a至图2b所描述的类似地，过孔305形成于介电材料310内。如图3a所 示，通过注入离子形成成核层365。 通过向过孔305的底表面330内注入金属离子而形成成核层365 (即，注入到含有 半导体的层315的所述部分335内)。需要注入足够量的离子以起到成核层350的作用，从 而用于对随后的填充材料进行沉积。剂量可以根据应用而不同，而且可以具有一定的数量 级，例如，数量级可以为E16个原子/cm2。 注入的离子应该尽可能地与底座成90。角，以避免被注入到侧壁上。虽然优选侧 壁上没有离子，但是应当理解的是，非常少量的离子会不可避免地沉积在侧壁上——例如， 可能有少许沾染在侧壁上。然而，沾染的离子量不足以促进随后的填充材料从侧壁向内连 续地生长，或不能起到成核位点的作用。此外，在介电层310的顶面或过孔305的上角落处 不会发生显著的生长或聚集导电性填充材料。在介电层310的顶面或过孔305的上角落处 沉积的任何填充材料应当是非常少量的且不能产生连续生长，或者不能起到成核位点的作 用。而且，侧壁上没有形成或不存在成核层或导电层。因此，随后的填充材料的占优势的生 长应该是从成核层350向上至过孔顶部。 如图3b所示地，接着在从过孔305的底部向上的方向上，在介电层365上沉积导 电性填充材料355直到达到过孔305的顶部。导电性填充材料应该不发生从侧壁325向内 的生长。由插头的构型和形状确定了生长方向。而且，应该理解的是，虽然优选侧壁上没有 填充材料，但非常少量的填充材料可能不可避免地沉积在侧壁上——例如，可能有少许沾 染在侧壁上。然而，沾染的量不能是持续生长或者不足以促进任何显著的从侧壁向内生长， 或不能起到成核位点的作用。因此，占优势的生长应该是从成核层350向上直到过孔的顶 部。在对具有大的高度和非常狭窄的宽度的具有高长宽比的插头进行处理的时候，这允许了从底部向上的生长，并防止了从侧壁向内的生长。 所述导电性填充材料可以含有例如钛、钨及其合金。可以利用例如PVD、CVD、ALD、 M0CVD、或PECVD来沉积所述导电性填充材料355。如图3c所示，所述导电性填充材料355 可以完全地填充在过孔内并产生了无空隙且无缝的插头360。 在讲行接触式佘属化(Contact Metallization)初期利用硅化物层形成f苧隙目. f麵齢 可选择地，可以在形成过孔之前，在含有半导体的层和介电层之间形成硅化物层。 该硅化物层在形成过孔时作为成核层。 如图4a所示，在含有半导体的层415上形成了硅化物层475。硅化物层475可以
含有导电性材料一例如钨硅化物(wsi》、钛硅化物(Tisg、钴硅化物(cosg和镍硅化
物(NiSix)。可以通过例如PVD或CVD沉积金属，然后通过与基底中的Si反应形成硅化物 而形成硅化物层，或者硅化物层作为沉积的硅化物。 如图4b所示，随后在半导体层415上形成介电层410，在它们之间形成硅化物层 475。在介电层415内形成过孔405。可以通过各种方法形成过孔405，例如通过蚀刻的方 法。过孔405延伸至硅化物层475，因此，过孔405的底表面430是所述硅化物层475的一 部分435。通过将过孔405的高除以过孔405的宽得到过孔405的长宽比。在一种实施方 式中，所述长宽比至少为10 : l(即，高440至少是宽445的IO倍)。 硅化物层475应该具有足够的厚度以使得硅化物层475的一部分435仅在过孔 405的底表面上起到成核层的作用。成核层促进了沉积在过孔405上的随后的填充材料向 上生长。为了实现仅从下向上生长，侧壁上没有形成或不存在成核层或导电层。
如图4c所示，随后在硅化物层475的用作成核层的所述部分上从下向上地沉积导 电性填充材料455。由于侧壁上没有成核层或导电层，这防止了随后的填充材料从侧壁向内 发生任何生长。而且，应该理解的是，虽然优选侧壁上没有填充材料，但非常少量的填充材 料会不可避免地沉积在侧壁上——例如，可能有少许沾染在侧壁上。然而，沾染的量不是持 续生长或者不足以促进任何显著的从侧壁向内生长，或不能起到成核位点的作用。此外，在 介电层410的顶面或过孔405的上角落处不会发生显著的生长或聚集导电性填充材料。填 充材料在介电层410的顶面或过孔405的上角落处的任何沉积应该是非常少量的，且不会 引起任何的持续生长或起到了成核位点的作用。占优势的生长方向应该是从成核层435向 上直到过孔的顶部。 所述导电性填充材料可以含有例如钛、钨或它们的合金。可以利用例如PVD、CVD、 ALD、MOCVD、或PECVD来沉积所述导电性填充材料455。如图4c所示，所述导电性填充材料 455可以完全地填充在过孔内并产生了无空隙且无缝的插头460。 如图5所示，在一种实施方式中，硅化物层575被特异性地形成于含有半导体的 层515的一部分537上，所述部分537与晶体管的N型掺杂或P型掺杂区域相对应。例如 说，硅化物区域可以选择性地形成在互补金属氧化物半导体(CMOS)晶体管的电源或漏极 区(drain region)处。 如图所示，多晶硅层589和栅介电层(gate dielectric layer) 539形成于含有半 导体的层515上，且硅化物层575形成于含有半导体的层515的掺杂区的部分537上。介 电层510形成于含有半导体的层515、多晶硅层580和硅化物层575之上。
过孔505(此处所示的填充有导电性填充材料以形成插头560)随后在介电层515 内形成。过孔505延伸至硅化物层575，因此，过孔505的底表面530是所述硅化物层575 的一部分535。随后导电性填充材料从下向上且不从侧壁525向内地沉积到所述部分535 上，所述部分535起到成核层的作用，这与图4b至图4c中所描述的相似。金属线538形成 于介电层510上，且将过孔与电路板的另一部分电连接。 虽然已经描述并在附图中示出了一些示例性的实施方式，应该理解的是，这些实 施方式仅用于阐释目的且本发明不限于此，并且由于本领域技术人员可以做出修改，因此 本发明不受到所示和所描述的特定结构和布置的限制。
权利要求
一种方法，该方法包括在含有半导体的层上形成介电层；在所述介电层内形成过孔，该过孔延伸至所述含有半导体的层以使所述过孔的底表面为所述含有半导体的层的一部分；仅在所述过孔的底表面上而不在所述过孔的侧壁上形成成核层；在所述成核层上沉积导电性填充材料直到所述过孔的顶部，以产生无缝的插头填充，所述导电性填充材料从下向上地沉积且不从侧壁向内地沉积。
2. 根据权利要求1所述的方法，其中，所述成核层含有选自由金属、硅化物、硼化物和 氮化物所组成的组中的至少一种导电性材料。
3. 根据权利要求1所述的方法，其中，所述成核层含有钛。
4. 根据权利要求1所述的方法，其中，形成所述成核层的方法包括选自由物理气相沉 积、化学气相沉积、原子层沉积、金属有机化学气相沉积和等离子体增强化学气相沉积所组 成的组中的单向沉积技术。
5. 根据权利要求1所述的方法，其中，形成所述成核层的方法包括准直溅射法。
6. 根据权利要求1所述的方法，其中，形成所述成核层的方法包括向所述含有半导体 的层的所述部分内注入离子。
7. 根据权利要求1所述的方法，其中，所述过孔的高度至少是该过孔的宽度的10倍。
8. 根据权利要求1所述的方法，其中，沉积在所述成核层上的所述导电性填充材料含 有选自由钛、钨和它们的合金所组成的组中的至少一种导电性材料。
9. 根据权利要求1所述的方法，其中，在所述成核层上沉积所述导电性填充材料的方 法包括选自由物理气相沉积、化学气相沉积、原子层沉积、金属有机化学气相沉积和等离子 体增强化学气相沉积所组成的组中的一种沉积技术。
10. 根据权利要求1所述的方法，其中，通过蚀刻形成所述过孔。
11. 一种方法，该方法包括在含有半导体的层和介电层之间形成硅化物层；在所述介电层内形成过孔，该过孔延伸至所述硅化物层以使所述过孔的底表面为所述 硅化物层的一部分，该硅化物层的该部分仅在所述过孔的底表面上而不在所述过孔的侧壁 上起到成核层的作用；以及在所述硅化物层的所述部分上沉积导电性填充材料直到所述过孔的顶部，以产生无缝 的插头填充，所述导电性填充材料从下向上地沉积而不从侧壁向内地沉积。
12. 根据权利要求11所述的方法，其中，所述硅化物层含有选自由钨硅化物、钛硅化 物、钴硅化物和镍硅化物所组成的组中的至少一种材料。
13. 根据权利要求11所述的方法，其中，所述过孔的高度至少为该过孔的宽度的10倍。
14. 根据权利要求11所述的方法，其中，所述导电性填充材料含有选自由钛、钨和它们 的合金所组成的组中的至少一种导电性材料。
15. 根据权利要求11所述的方法，其中，将所述导电性填充材料沉积到所述硅化物层 的所述部分上的方法包括选自由物理气相沉积、化学气相沉积、原子层沉积、金属有机化学 气相沉积和等离子体增强化学气相沉积所组成的组中的一种沉积技术。
16. 根据权利要求11所述的方法，其中，通过蚀刻形成所述过孔。
17. —种方法，该方法包括 在含有半导体的层上形成介电层；在所述介电层内形成过孔，该过孔延伸至所述含有半导体的层以使所述过孔的底表面 为所述含有半导体的层的一部分，其中所述过孔的高度至少为该过孔的宽度的10倍；在所述过孔内形成成核层，该成核层形成于所述过孔的底表面上，其中，所述过孔的侧 壁或上角落处没有成核层或导电性粘合剂；将导电性填充材料沉积在所述过孔内，由此所述导电性填充材料从所述成核层向上生 长直到所述过孔的顶部而不从该过孔的侧壁或上角落向内生长，得到无空隙且无缝的插头 填充。
18. 根据权利要求1所述的方法，其中，所述成核层含有选自由金属、硅化物、硼化物和 氮化物所组成的组中的至少一种导电材料。
19. 根据权利要求1所述的方法，其中，形成所述成核层的方法包括选自由物理气相沉 积、化学气相沉积、原子层沉积、金属有机化学气相沉积和等离子体增强化学气相沉积所组 成的组中的单向沉积技术。
20. 根据权利要求1所述的方法，其中，形成所述成核层的方法包括向含有半导体的层 的所述部分中注入离子。
全文摘要
一种高长宽比的插头填充方法，其中，在过孔的底部而不是侧壁上形成成核层。该插头填充的方向是从过孔的底部向上而不是从侧壁向内。得到的插头是无空隙且无缝的。
文档编号H01L21/768GK101770978SQ20091022234
公开日2010年7月7日 申请日期2009年11月13日 优先权日2008年12月31日
发明者D·霍维茨, M·罗特雷恩, S·阿尔特舒勒, Y·舒尔, Y·阿隆 申请人:Y·舒尔;S·阿尔特舒勒;M·罗特雷恩;Y·阿隆;D·霍维茨