专利名称：半导体芯片堆迭及其制作方法
技术领域：
本发明涉及一种半导体芯片堆迭(stack)及其制作方法，特别是一种具有直通硅 穿孔(through silicon via，以下简称为TSV)的半导体芯片堆迭及其制作方法。
背景技术：
集成电路(integrated circuit,以下简称为IC)产品，是通过由半导体制程生产 的芯片(chip)建构。制造芯片的过程，由一晶圆(wafer)开始首先，在一片晶圆上定义 出多个区域，并在每个区域上，通过各种半导体制程如沉积、微影、蚀刻或平坦化步骤，形成 所需的各种半导体元件(semiconductordevice)，并建构电路路线。接着，再对晶圆上的各 个区域进行切割而成各个芯片。经由上述半导体制程所获得的芯片再加以封装成芯片封装 (package)，最后再将芯片电性连接至一电路板，如一印刷电路板(printedcircuit board, PCB)，使芯片与印刷电路板的引脚(pin)电性连结后，便可执行各种程序化的处理。在IC产品追求轻薄短小的过程中，除了不断挑战制程微缩极限之外，在半导体封 装技术上，更是一再推陈出新地开发出不同的封装技术，如覆晶(flip-chip)封装、多芯 片(multi-chip package, MCP) ^ ^ '(packageon package, PoP) ^ ' ! ' (package in package, PiP)等，都是通过芯片或封装体在三维方向上彼此堆迭的方式，增 加单位体积内半导体元件的积集度。近年来更是开发出一种直通硅穿孔(TSV)技术，促进 封装体中各芯片彼此之间的内部连接，将堆迭效率更进一步地提升。请参阅图1至图2，图1至图2为一已知IC产品的制作示意图，且图1图左为一晶 圆的示意图；图1图右则为晶圆中单一区域的放大示意图。如图1图左所示，IC产品是由 提供一晶圆100开始，晶圆100上定义出多个区域102，接下来对晶圆100进行各种半导体 制程，而于各区域102中形成半导体元件，并于切割制程后分别成为具有单一功能的芯片。 如图1图右所示，当单一区域102预定成为一动态随机存取存储器(dynamic randomaccess memory，以下简称为DRAM)芯片时，在半导体制程中会在各区域102的中央制作具有高积集 密度的存储器核心阵列(memory core array)子区域104 ；而在各区域102的周围区域制 作具有低积集密度的周边电路子区域或输出/输入垫子区域106等。也就是说，单一区域 102内将同时具有高低不同的积集密度。同理，当不同的晶圆100中的区域102预定成为具 有单一功能的芯片，如模拟(analog)芯片、快闪存储器(flash)芯片或中央处理(CPU)芯 片时，区域102为因应不同元件与电路配置的要求，每单一区域102内都具有高低积集密度 不同的子区域。接下来，利用切割制程分离各区域102而获得芯片后，已知技术是将具有不同功 能的各芯片堆迭在一起封装，建构成一三维的半导体芯片封装体110。如图2所示，已知的 封装体110可包含一载板112，载板112上则由下而上依序堆迭一 CPU芯片114a、一 DRAM 芯片114b、一快闪存储器芯片IHc与一模拟芯片114d，而此一封装体110中各芯片的主动 表面通过TSV技术所形成的直通硅穿孔116电性连接。如前所述，虽然利用TSV技术可提升堆迭效率，但由于各芯片具有完整的单一功能，且每一芯片中包含的不同积集密度的元件区域在制作时是经历相同的制程而获得。举 例来说，为了符合高积集密度元件的制程要求，同一功能元件芯片中不论元件密度高低，皆 须进行较高阶的半导体制程，确保高积集密度元件的制作良率。但实际上不同积集密度的 要求多半亦伴随着高低阶不同的制程要求，因此常在晶圆100进行半导体制程时即已造成 资源及成本的浪费。因此，仍需要一种可确实提升制程效率及降低营运成本的半导体芯片 堆迭及其制作方法。
发明内容
因此，本发明的一目的在于提供一种可提升制程效率、降低营运成本的半导体芯 片堆迭及其制作方法。根据本发明的一个方面，提供一种半导体芯片堆迭，包含有一第一芯片与一第二 芯片。该第一芯片具有一第一电路，以一第一积集密度设置于该第一芯片内；而该第二芯片 则具有一第二电路，以一第二积集密度设置于该第二芯片内，且该第二积集密度小于该第 一积集密度。此外，该第一芯片还包含至少一第一直通硅穿孔结构(TSV)，连接该第一芯片 与该第二芯片。根据本发明的一个方面，还提供一种半导体芯片堆迭的制作方法，该方法包含有 以下步骤首先提供一种功能元件(function device)的电路布局，该电路布局还包含一 第一元件布局与一第二元件布局，且该第一元件布局的积集密度大于该第二元件布局的积 集密度。接下来于一第一晶圆上定义多个第一芯片区域，且于各该第一芯片区域中分别形 成该第一元件布局；于一第二晶圆上定义多个第二芯片区域，且于各该第二芯片区域中分 别形成对应各该第一元件布局的该第二元件布局。之后，在该第一晶圆内形成多个第一直 通硅穿孔，以连接相对应的各该第一芯片布局与各该第二芯片布局。最后分别切割该第一 晶圆与该第二晶圆得到多个第一芯片与多个第二芯片。根据本发明所提供的半导体芯片堆迭及其制作方法，是将具有单一功能的功能元 件中各电路布局依其积集密度的不同分别制作于不同的芯片上，最后再将其堆迭起来，利 用TSV技术电性连接，获得所欲得到的特定功能。由于不同的芯片具有不同的积集密度要 求，因此可依其相对于高或低的积集密度要求进行高低阶不同的制程，达到提升制程效率 及降低营运成本的目的。
图1至图2为一已知IC产品的制作示意图；图3为本发明所提供的半导体芯片堆迭的制作方法的一第一优选实施例的流程 图；图4至图6则为本第一优选实施例的制程示意图；图7为本发明所提供的半导体芯片堆迭的制作方法的一第二优选实施例的示意 图；图8为本发明所提供的半导体芯片堆迭的制作方法的一第三优选实施例的流程 图；图9至图10则为第三优选实施例的制程示意图。
主要元件符号说明
100晶圆 102 芯片区域
104存储器核心阵列子区域 106输出/输入垫子区域
110半导体芯片堆迭 112载板
114aCPU 芯片 114bDRAM芯片
114c快闪存储器芯片 114d模拟芯片
116直通硅穿孔
200提供一种功能元件的电路布局，该电路布局还包含一第一元件
布局与一第二元件布局
202提供一第三晶圆，且该第三晶圆上定义有多个第三芯片区域
210于一第一晶圆上定义多个第一芯片区域，且于各第一芯片区域
中分别形成该第一元件布局
212于一第二晶圆上定义多个第二芯片区域，且于各第二芯片区域
中分别形成该第二元件布局
214于各第三芯片区域内分别形成一第三元件布局
220于该第一晶圆与该第二晶圆内分别形成多个第--直通硅穿孔与
多个第二直通硅穿孔
222于该第一晶圆、该第二晶圆与该第三晶圆内分别形成多个第一
直通硅穿孔、多个第二直通硅穿孔与多个第三直.通硅穿孔
230分别切割该第一晶圆与该第二晶圆形成多个第--芯片与多个第
~■ -H-* LL 一心片
232分别切割该第一晶圆、该第二晶圆与该第三晶圆而分别形成多
个第一芯片、多个第二芯片与多个第三芯片
240堆迭该第一芯片与该第二芯片于一载板
242堆迭该第一芯片、该第二芯片与该第三芯片于一载板上
300第一晶圆 310第一芯片区域
312第一元件布局 320弟 心/T
330第一直通硅穿孔
400第二晶圆 410第二芯片区域
412第二元件布局 420Λ-Λ- ~· -H- LL 弟一心片
430第二直通硅穿孔
500半导体芯片堆迭 502载板
510半导体芯片堆迭 512载板
600第三晶圆 610 第三芯片区域
612第三元件布局 620 第三芯片
630第三直通硅穿孔
具体实施例方式
请参阅图3至图6，图3为本发明所提供的半导体芯片堆迭的制作方法的一第一优
6选实施例的流程图；而图4至图6则为本第一优选实施例的制程示意图。如图3所示，本第 一优选实施例所提供的半导体芯片堆迭的制作方法，包含有以下步骤步骤200 提供一种功能元件(function device)的电路布局，该电路布局还包含 一第一元件布局312与一第二元件布局412。在本第一优选实施例中，该功能元件可为存储器元件，如动态随机存取存储器 (dynamic random access memory,以下简称为 DRAM)或 NAND 型非挥发性(NAND-type non-volatile)存储器等。本领域技术人员应知，一般的DRAM或NAND型非挥发性存储器的 电路布局中，包含积集密度较高的存储器核心阵列(memory core array)的元件布局，以及 该存储器的周边电路布局，如逻辑电路、静电放电保护元件与输入/输出垫等积集密度较 低的元件布局。在本优选实施例中，第一元件布局312即为积集密度较高的存储器核心阵 列布局；而第二元件布局412则为积集密度较低的周边电路布局。请参阅图3以及图4。在步骤200之后，进行步骤210 在一第一晶圆300上定义多个第一芯片区域310，且于各第一芯片区域 310中分别形成第一元件布局312 ；以及步骤212 于一第二晶圆400上定义多个第二芯片区域410，且于各第二芯片区域 410中分别形成第二元件布局412。值得注意的是，由在步骤210与步骤212是将第一元件布局312与第二元件布局 412分别制作在第一晶圆300与第二晶圆400上，因此步骤210与步骤212可同时或依序进 行相关的半导体制程。且由于第一元件布局312与第二元件布局412的积集密度不同，因 此制作这些元件布局的时候，具有高积集密度第一元件布局312的第一晶圆300经历较高 阶、较精细的制程，而具有低积集密度第二元件布局412的第二晶圆400经历的制程则较为 低阶。请参阅图3与图5。待完成相关半导体制程之后，进行步骤220与步骤230 步骤220 于第一晶圆300与第二晶圆400内分别形成多个第一直通硅穿孔330与 多个第二直通硅穿孔430。步骤230 分别切割第一晶圆300与第二晶圆400得到多个第一芯片320与多个 第二芯片420。在本优选实施例中，根据步骤220所形成的第一直通硅穿孔330(示于图6)形成 于第一芯片区域310内；而第二直通硅穿孔430 (示于图6)则形成于第二芯片区域410内。 如本领域技术人员所知，TSV制程的进行可整合在整个半导体制程或封装制程的不同阶段。 举例来说，形成上述第一直通硅穿孔330与第二直通硅穿孔430的TSV制程可概分为先钻 孔(via-first)或后钻孔(via-last)两种制程，先钻孔制程是进行于互补式金属氧化物半 导体(CMOS)之前或之后，或后段制程(back-end-of-line)之前；而后钻孔制程则进行于封 装生产阶段。因此，步骤220可依据制程及产品需求进行在步骤210/212之间、步骤210/212 之后、或者步骤230之后。而根据步骤230切割完毕的第一芯片320与第二芯片420分别包含第一元件布局 312与第二元件布局412。因此，第一芯片320包含一 DRAM或NAND型非挥发性(NAND-type non-volatile)存储器的存储器核心阵列；而第二芯片420则包含前述存储器的周边电路， 例如逻辑电路、静电放电保护元件与输入/输出垫等元件，因此，第二芯片420作为一全局接口 (globalinterface)芯片。接下来请参阅图3与图6。在进行切割制程获得个别的第一芯片320与第二芯片 420之后，进行步骤MO 堆迭第一芯片320与第二芯片420于一载板502。如图6所示，接下来进行封装制程，将第一芯片320与第二芯片420堆迭于一载板 (carrier) 502上形成半导体芯片堆迭500。虽然在图6中，第二芯片420设置于第一芯片 320与载板502之间，但本领域技术人员应知第一芯片320与第二芯片420的上下相对关系 并不限于此。根据本第一优选实施例所提供的半导体芯片堆迭500，其包含有第一芯片320，具 有一第一电路312，以一第一积集密度设置于第一芯片320内；以及第二芯片420，具有第二 电路412，以一第二积集密度设置于第二芯片420内。同时第一芯片320与第二芯片420分 别还包含至少一第一直通硅穿孔330与至少一第二直通硅穿孔430。如前所述，第一电路 312可为一核心电路，包含一存储器核心阵列，如DRAM或NAND型非挥发性存储器的核心元 件；而第二电路412则可为一对应于上述核心电路的周边电路，包含该存储器的逻辑电路、 静电放电保护元件与输入/输出垫等。此外第一芯片320与第二芯片420也可包含微机电 (micro electro mechanical system, MEMS)结构。如上所述，DRAM或NAND型非挥发性存储器等具有单一功能的功能元件布局中，核 心电路与周边电路依其积集密度的不同分别制作于不同的芯片上，最后再将其堆迭起来， 利用TSV技术电性连接，获得所欲得到的特定功能。由于具有不同的积集密度要求的芯片， 是依其相对于高或低的积集密度要求进行高低阶不同的制程，因此可达到提升制程效率及 降低营运成本的目的。请参阅图7，图7为本发明所提供的半导体芯片堆迭的制作方法的一第二优选实 施例的示意图；由于第二优选实施例的步骤与流程图同于第一优选实施例，因此第二优选 实施例的流程步骤可参阅图3，而不再赘述。请参阅图3。在步骤210中，于第一晶圆300上形成多个第一芯片区域310，且第一 芯片区域利310分别包含一第一元件布局312。第二优选实施例与第一优选实施例不同的 地方在于第一元件布局312至少包含一第一存储器的核心阵列31 与一第二存储器的核 心阵列312b。第一存储器与第二存储器可为不同种类的存储器。举例来说，第一存储器的 核心阵列31 为一 DRAM的核心阵列；而第二存储器的核心阵列312b则为一 NAND型非挥 发性存储器的核心阵列，但不限于此。另外，在步骤212中于第二晶圆400上形成多个芯片 区域410，且第二芯片区域410分别包含第二元件布局412，而此第二元件布局412则包含 了前述DRAM的逻辑电路、静电放电保护元件与输入/输出垫等的周边电路412a，以及NAND 型非挥发性存储器的逻辑电路、静电放电保护元件与输入/输出垫等的周边电路412b。请参阅图3与图6。此外在第二优选实施例中，第一晶圆300与第二晶圆400在步 骤210/212之间、步骤210/212之后、或者步骤230之后亦经历如步骤220所述的TSV制程， 而分别形成多个第一直通硅穿孔330 (示于图6)与多个第二直通硅穿孔430 (示于图6)。 在完成所需制程后，如第一优选实施例的步骤220，切割第一晶圆300与第二晶圆400而得 到多个第一芯片322与多个第二芯片422。最后再如步骤230与图6所示，进行封装制程， 将第一芯片322与第二芯片422堆迭于载板502上，形成半导体芯片堆迭500。
根据本第二优选实施例，第一芯片322所具有的第一元件布局图案312包含二种 以上不同的核心电路31h/312b，且分别为不同种类存储器的核心阵列；而相对于前述不 同存储器的周边电路412a/412b则形成于第二芯片422中。也就是说，DRAM与NAND型非 挥发性存储器等具有单一功能的功能元件布局中，核心电路与周边电路依其积集密度的不 同分别制作于不同的芯片上，最后再将其堆迭起来，利用TSV技术电性连接，获得所欲得到 的特定功能。且同一芯片322可包含不同种类的存储器，更增加了半导体芯片堆迭500的 功能。由于具有不同的积集密度要求的芯片，是依其相对于高或低的积集密度要求进行高 低阶不同的制程，因此可达到提升制程效率及降低营运成本的目的。接下来请参阅图8与图9至图10，图8为本发明所提供的半导体芯片堆迭的制作 方法的一第三优选实施例的流程图；而图9至图10则为第三优选实施例的制程示意图。由 于第三优选实施例中部分步骤同于第一优选实施例，因此相同的步骤如步骤200、步骤210 与步骤212其元件符号同于图3 ；而相关图式可参阅图4与图5，而不再赘示。首先请参阅图8，根据本第三优选实施例，首先进行如第一优选实施例的步骤 200，即提供一种功能元件的电路布局，该电路布局还包含一第一元件布局312与一第二元 件布局412。第三优选实施例还包含步骤202 提供一第三晶圆600，且第三晶圆600上定义有多个第三芯片区域610 ；步骤214 如图9所示。在各第三芯片区域610内分别形成一第三元件布局612 ；值得注意的是，第三元件布局612的积集密度大于第二元件布局412的积集密度。 详细地说，第一元件布局312与第三元件布局612分别包含一第一存储器的核心阵列与一 第三存储器的核心阵列。举例而言，第一元件布局312为一 DRAM的核心阵列，而第三元件布 局612则为一 NAND型非挥发性存储器的核心阵列。或者，与第二优选实施例相似，第一元 件布局312与第三元件布局612各自包含一第一存储器的核心阵列与一第三存储器的核心 阵列，即两者皆包含DRAM核心阵列与NAND型非挥发性存储器的核心阵列，因此也可视为包 含相同的存储器核心阵列。对应上述存储器的核心阵列，第二元件布局412包含第一存储 器的逻辑电路、静电放电保护元件与输入/输出垫等周边电路，与第三存储器的逻辑电路、 静电放电保护元件与输入/输出垫等周边电路。步骤222 于第一晶圆300、第二晶圆400与第三晶圆600内分别形成多个第一直 通硅穿孔330、多个第二直通硅穿孔430与多个第三直通硅穿孔630。步骤232 请重新参阅图5。分别切割第一晶圆300、第二晶圆400与第三晶圆600 而分别形成多个第一芯片320、多个第二芯片420与多个第三芯片620 ；根据步骤222，第一直通硅穿孔330系形成于第一芯片区域310、第二直通硅穿孔 430系形成于第二芯片区域410、而第三直通硅穿孔630(皆示于图10)则形成于第三芯片 区域610。如前所述，TSV制程的进行可整合在整个半导体制程或封装制程的不同阶段。因 此步骤222依据制程及产品需求进行在步骤步骤210/212/214之间、步骤210/212/214之 后、或者步骤232之后。由于第二元件布局412包含第一存储器与第二存储器的周边电路，因此第二芯片 420系作为第一芯片320与第三芯片620的全局接口芯片。步骤M2 如图10所示。堆迭第一芯片320、第二芯片420与第三芯片620于一载 板512上。
第一芯片320、第二芯片420与第三芯片620堆迭于载板512上形成半导体芯片堆 迭510，并进行封装制程。在本优选实施例中，作为全局接口的第二芯片420设置于第一芯 片320与第三芯片620之间，但本领域技术人员应知上述芯片的上下相对关系并不限于此， 乃是可依据电路及产品需求变化。根据本第三优选实施例所提供的半导体芯片堆迭510，其包含有一第一芯片320， 具有一第一电路312，以一第一积集密度设置于该第一芯片320内广第三芯片620，具有一 第三电路612，以一第一积集密度设置于第三芯片620内；以及一第二芯片420，具有一第二 电路412，并以一第二积集密度设置于第二芯片420内。同时第一芯片320、第二芯片420 与第三芯片620分别还包含至少一第一直通硅穿孔330、至少一第二直通硅穿孔430与至 少一第三直通硅穿孔630。如前所述，第一电路312与第三电路612可包含存储器的核心 阵列，如DRAM或NAND型非挥发性存储器的核心阵列；而第二电路412则为对应于第一电路 312与第三电路612的周边电路，周边电路可包含各该存储器的逻辑电路、静电放电保护元 件与输入/输出垫等。此外第一芯片320、第二芯片420与第三芯片620也可包含MEMS结 构。值得注意的是，在第三优选实施例中，是将两种存储器中元件积集密度较大的存 储器核心阵列分别制作于第一芯片320与第三芯片620 ；而元件积集密度较小的存储器周 边电路则制作于第二芯片420内。因此，第一芯片320与第三芯片620可进行较为高阶制 程；相对而言第二芯片420则可进行较为低阶的制程，故可提升制程效率。根据本发明所提供的半导体芯片堆迭及其制作方法，是将具有单一功能的功能元 件依其积集密度的不同分别制作于不同的芯片上，最后再利用各式覆晶封装或多芯片封装 等方式，制备于单一芯片中，较佳则是将其堆迭起来并利用TSV技术电性连接封装成单一 芯片，而获得所欲得到的特定功能。由于不同的芯片具有不同的积集密度要求，因此可依其 相对于高或低的积集密度要求进行高低阶不同的制程，达到提升制程效率及降低营运成本 的目的。此外，由于本发明采用TSV技术提供不同芯片间的电性连接，因此本发明亦适用于 不同的垂直式芯片堆迭，例如芯片对芯片(chip-to-chip)、芯片对晶圆(chip-to-wafer) 与晶圆对晶圆(wafer-to-wafer)等封装制程中。以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修 饰，皆应属本发明的涵盖范围。
10
权利要求
1.一种半导体芯片堆迭，包含有一第一芯片，具有一第一电路，以一第一积集密度设置于该第一芯片内；以及 一第二芯片，具有一第二电路，以一第二积集密度设置于该第二芯片内，且该第二积集 密度小于该第一积集密度；其中该第一芯片还包含至少一第一直通硅穿孔结构，连接该第一芯片与该第二芯片。
2.如权利要求1所述的半导体芯片堆迭，其中该第二芯片还包含至少一第二直通硅穿孔。
3.如权利要求1所述的半导体芯片堆迭，其中该第一电路包含一存储器的核心阵列。
4.如权利要求3所述的半导体芯片堆迭，其中该第二电路还包含该存储器的逻辑电 路、静电放电保护元件与输入/输出垫。
5.如权利要求1所述的半导体芯片堆迭，其中该第一电路至少包含一第一存储器的核 心阵列与一第二存储器的核心阵列。
6.如权利要求5所述的半导体芯片堆迭，其中该第二电路还包含该第一存储器的逻辑 电路、静电放电保护元件与输入/输出垫与该第二存储器的逻辑电路、静电放电保护元件 与输入/输出垫。
7.如权利要求1所述的半导体芯片堆迭，还包含至少一第三芯片，包含一第三电路，以 一第三积集密度设置于该第三芯片。
8.如权利要求7所述的半导体芯片堆迭，其中该第三积集密度大于该第二积集密度。
9.如权利要求7所述的半导体芯片堆迭，其中该第三芯片还包含至少一第三直通硅穿孔。
10.如权利要求7所述的半导体芯片堆迭，其中该第一电路与该第三电路分别包含一 第一存储器的核心阵列与一第三存储器的核心阵列，且该第一存储器与该第二存储器为不 同的存储器。
11.如权利要求10所述的半导体芯片堆迭，其中该第二电路还包含该第一存储器的逻 辑电路、静电放电保护元件与输入/输出垫与该第三存储器的逻辑电路、静电放电保护元 件与输入/输出垫。
12.如权利要求7所述的半导体芯片堆迭，其中该第一电路与该第三电路是相同的存 储器的核心阵列。
13.如权利要求12所述的半导体芯片堆迭，其中该第二电路还包含该存储器的逻辑电 路、静电放电保护元件与输入/输出垫。
14.一种半导体芯片堆迭的制作方法，包含有提供一种功能元件的电路布局，其中该电路布局还包含一第一元件布局与一第二元件 布局，且该第一元件布局的积集密度大于该第二元件布局的积集密度；于一第一晶圆上定义多个第一芯片区域，且于各该第一芯片区域中分别形成该第一元 件布局；于一第二晶圆上定义多个第二芯片区域，且于各该第二芯片区域中分别形成对应各该 第一元件布局的该第二元件布局；在该第一晶圆内形成多个第一直通硅穿孔结构，以连接相对应的各该第一芯片布局与 各该第二芯片布局；以及分别切割该第一晶圆与该第二晶圆得到多个第一芯片与多个第二芯片。
15.如权利要求14所述的制作方法，还包含一于该第二芯片区域内分别形成多个第二 直通硅穿孔的步骤。
16.如权利要求14所述的制作方法，其中该第一元件布局包含一存储器的核心阵列。
17.如权利要求16所述的制作方法，其中该第二元件布局还包含该存储器的一逻辑电 路、静电放电保护元件与输入/输出垫。
18.如权利要求14所述的制作方法，其中该第一元件布局至少包含一第一存储器的核 心阵列与一第二存储器的核心阵列。
19.如权利要求18所述的制作方法，其中该第二元件布局还包含该第一存储器的逻辑 电路、静电放电保护元件与输入/输出垫与该第二存储器的逻辑电路、静电放电保护元件 与输入/输出垫。
20.如权利要求14所述的制作方法，还包含提供一第三晶圆，且该第三晶圆上定义有多个第三芯片区域；在这些第三芯片区域上分别形成一第三元件布局，且该第三元件布局的积集密度大于 该第二元件布局的积集密度；以及切割该第三晶圆，形成多个第三芯片。
21.如权利要求20所述的制作方法，还包含一于各该第三芯片区域内形成多个第三直 通硅穿孔的步骤。
22.如权利要求20所述的制作方法，其中该第一元件布局与该第三元件布局分别包含 一第一存储器的核心阵列与一第三存储器的核心阵列，且该第一存储器与该第三存储器为 不同的存储器元件。
23.如权利要求22所述的制作方法，其中该第二元件布局还包含该第一存储器的逻辑 电路、静电放电保护元件与输入/输出垫，与该第三存储器的逻辑电路、静电放电保护元件 与输入/输出垫。
24.如权利要求20所述的制作方法，其中该第一元件布局与该第三元件布局包含相同 存储器的核心阵列。
25.如权利要求M所述的制作方法，其中该第二元件布局还包含该存储器的逻辑电 路、静电放电保护元件与输入/输出垫。
26.如权利要求14所述的制作方法，还包含一堆迭该第一芯片与该第二芯片于一载板 上的步骤。
全文摘要
半导体芯片堆迭及其制作方法。该半导体芯片堆迭，包含有一第一芯片与一第二芯片。该第一芯片具有一第一电路，以一第一积集密度设置于该第一芯片内；而该第二芯片则具有一第二电路，以一第二积集密度设置于该第二芯片内，且该第二积集密度小于该第一积集密度。该第一芯片还包含至少一第一直通硅穿孔结构，电性连接该第一芯片与该第二芯片。
文档编号H01L23/52GK102117800SQ20101000211
公开日2011年7月6日 申请日期2010年1月5日 优先权日2010年1月5日
发明者冯台生, 宣明智 申请人:联华电子股份有限公司