专利名称：记忆体元件及其制造方法
技术领域：
本发明涉及一种记忆体元件及其制造方法，特别是涉及一种具有垂直记忆胞的记忆体元件及其制造方法。
背景技术：
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的编程与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体允许多次的资料编程、读取及擦除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，非挥发性记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。非挥发性记忆体中的电子式可擦除可编程只读记忆体(ElectricallyErasable Programmable Read Only Memory, EEPROM)具有可进行多次资料的存入、读取、擦除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。典型的可电擦除且可编程只读记忆体是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当记忆体进行编程(Program)时，注入浮置栅极的电子会均勻分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。因此，为了解决可电子式擦除可编程只读记忆体元件漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷储存层的堆叠式(backed)栅极结构来取代多晶硅浮置栅极。以电荷储存层取代多晶硅浮置栅极的另一项优点是，在元件编程时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行编程时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的漏极区的氮化硅层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压， 而在接近于堆叠式栅极另一端的源极区的氮化硅层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的氮化硅层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材料取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，是一种单一记忆胞二位元Qbits/lcell)的快闪记忆体。为了提升单一记忆胞的位元数，现有习知技术中有一种具有垂直记忆胞的记忆体结构，其为一种单一记忆胞四位元(4bits/lcell)的快闪记忆体。然而，此具有垂直记忆胞的记忆体结构在垂直相邻的两位元之间容易发生电荷击穿(punch through)的现象，而产生严重漏电流的问题。此外，垂直记忆胞的记忆体结构还具有不对称启始电压与不对称编程速度等问题，而使得具有垂直记忆胞的记忆体元件的效能降低。由此可见，上述现有的记忆体元件及其制造方法在产品结构、制造方法与使用上， 显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体元件及其制造方法，以达到更高的记忆体密度，且能解决上述问题以使记忆体元件保有一定水准的元件效能，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的记忆体元件存在的缺陷，而提供一种新的记忆体元件，所要解决的技术问题是使其具有较佳的元件效能，非常适于实用。本发明的另一目的在于，克服现有的记忆体元件的制造方法存在的缺陷，而提供一种新的记忆体元件的制造方法，所要解决的技术问题是使其可有效地解决具有垂直记忆胞的记忆体元件的电性问题，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体元件，包括基底、导体层、电荷储存层、多个第一掺杂区、多个第二掺杂区、多个记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一掺杂区分别配置于沟渠底部下方的基底中，且具有第一导电型。第二掺杂区分别配置于相邻两个沟渠之间的基底中，且具有第一导电型。记忆胞掺杂区分别配置于沟渠的侧表面的之间的基底中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体元件，更包括井区，配置于第一掺杂区下方的基底中，且具有第二导电型。前述的记忆体元件，其中各个第一掺杂区的宽度大于各个沟渠的宽度。前述的记忆体元件，其中所述的记忆胞掺杂区包括多个第一记忆胞掺杂区及多个第二记忆胞掺杂区。第一记忆胞掺杂区分别配置于沟渠的侧表面下部之间的基底中。第二记忆胞掺杂区分别配置于邻近于第二掺杂区底部的基底中。前述的记忆体元件，更包括底介电层及顶介电层。底介电层配置于电荷储存层与基底之间。顶介电层配置于电荷储存层及导体层之间。前述的记忆体元件，金属硅化物层，配置于导体层上。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体元件的制造方法，包括下列步骤。首先，在基底中形成多个记忆胞掺杂区。然后，在基底中形成多个侧表面、多个上表面与多个下表面，而记忆胞掺杂区位于侧表面之间的基底中。接下来，在基底中形成多个第一掺杂区与多个第二掺杂区。第一掺杂区分别配置于下表面下方的基底中。第二掺杂区分别配置于上表面下方的基底中。其中，掺杂区具有第一导电型，而该些记忆胞掺杂区具有第二导电型，且第一导电型与第二导电型为不同的掺杂型态。之后，在基底上形成电荷储存层。再者，在基底上形成导体层，导体层覆盖电荷储存层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体元件的制造方法，其中所述的记忆胞掺杂区包括多个第一记忆胞掺杂区及多个第二记忆胞掺杂区。第一记忆胞掺杂区分别配置于侧表面下部之间的基底中。第二记忆胞掺杂区分别配置于邻近于第二掺杂区底部的基底中。前述的记忆体元件的制造方法，更包括在形成记忆胞掺杂区之前，在基底中形成井区，而井区位于记忆胞掺杂区下方。前述的记忆体元件的制造方法，其中侧表面、上表面与下表面的形成方法包括在基底中形成多个沟渠。前述的记忆体元件的制造方法，其中沟渠的形成方法包括对基底进行一个图案化工艺，以移除具有记忆胞掺杂区的部分基底。前述的记忆体元件的制造方法，其中各个第一掺杂区的宽度大于各个下表面的宽度。前述的记忆体元件的制造方法，其中所述的第一掺杂区与第二掺杂区的形成方法包括下列步骤。首先，共形地在基底及沟渠的表面上形成牺牲氧化层。接着，对基底进行一个离子植入工艺。然后，移除牺牲氧化层。前述的记忆体元件的制造方法，其中所述的第一掺杂区与第二掺杂区的形成方法包括下列步骤。首先，在基底中形成侧表面，侧表面底部各具有一个倾斜面。接着，共形地在基底表面上形成牺牲氧化层。然后，对基底进行离子植入工艺。接下来，移除牺牲氧化层。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体元件，包括基底、导体层、电荷储存层、多个第一掺杂区、多个第二掺杂区及多个记忆胞掺杂区。基底中具有多个侧表面、多个上表面与多个下表面。导体层配置于基底上。电荷储存层配置于基底与导体层之间。第一掺杂区分别配置于下表面下方的基底中， 且具有第一导电型。第二掺杂区分别配置于上表面下方的基底中，且具有第一导电型。记忆胞掺杂区分别配置于侧表面之间的基底中，且具有一第二导电型，其中第一导电型与第二导电型为不同的掺杂型态。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体元件，更包括井区，配置于第一掺杂区下方的基底中，且具有第二导电型。前述的记忆体元件，其中各个第一掺杂区的宽度大于各个下表面的宽度。前述的记忆体元件，其中所述的记忆胞掺杂区包括多个第一记忆胞掺杂区及多个第二记忆胞掺杂区。第一记忆胞掺杂区分别配置于侧表面下部之间的基底中。第二记忆胞掺杂区分别配置于邻近于第二掺杂区底部的基底中。前述的记忆体元件，更包括底介电层及顶介电层。底介电层配置于电荷储存层与基底之间。顶介电层配置于电荷储存层及导体层之间。前述的记忆体元件，更包括金属硅化物层，配置于导体层上。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体元件及其制造方法至少具有下列优点及有益效果由于本发明的记忆体元件具有第一记忆胞掺杂区与第二记忆胞掺杂区，因此具有对称的起始电压、可产生热电子以及防止在垂直相邻的两位元之间发生电荷击穿等优点， 从而可有效地提升记忆体元件的效能。此外，当第一掺杂区的宽度大于沟渠(或下表面) 的宽度时，可防止位于顶部的记忆胞的编程速度下降，而使得记忆体元件具有对称的编程速度，进而提升记忆体元件的操作裕度。
再者，本发明的记忆体元件的制造方法可有效地解决具有垂直记忆胞的记忆体元件的电性问题，因此利用本发明的记忆体元件的制造方法可更进一步缩减记忆胞尺寸，以提高储存密度。综上所述，本发明是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个第一、第二掺杂区及多个第一、第二记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一、第二掺杂区分别配置于沟渠底部下方的基底中以及相邻两个沟渠之间的基底上部中， 且具有第一导电型。第一、第二记忆胞掺杂区分别配置于沟渠的侧表面的下部之间的基底中及邻近于第二掺杂区底部的基底中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。本发明还提供了一种上述记忆体元件的制造方法。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图IA至图ID是本发明-图2A至图2B是本发明另-
造流程剖面图。图3A至图3C是本发明又-造流程剖面图。100 基底104:井区108 第二记忆胞掺杂区110a、210a、310a 侧表面110c、210c、310c 下表面116、216、316 第二埋入式掺杂区120:电荷储存层124 导体层210d 侧表面
-实施例的记忆体元件的制造流程剖面图。 -实施例的第一埋入式掺杂区与第二埋入式掺杂区的制
-实施例的第一埋入式掺杂区与第二埋入式掺杂区的制
102、112、212、312 牺牲氧化层 106 第一记忆胞掺杂区 110,210,310 沟渠 110b,210b,310b 上表面 114、214、314 第一埋入式掺杂区 118 底介电层 122 顶介电层 126 金属硅化物层 302 修饰氧化层
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体元件及其制造方法其具体实施方式
、结构、 方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
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图IA至图ID是本发明一实施例的记忆体元件的制造流程剖面图。请参阅图IA所示，首先可选择性地在基底100上型成牺牲氧化层102。牺牲氧化层102的材料例如是氧化硅。牺牲氧化层102的形成方法例如是热氧化法。接着，可选择性地在基底100中形成井区104。并区104的形成方法例如是离子植入法，所植入的离子例如是P型掺质，而使得井区104具有P型导电型。形成井区104的离子植入能量例如是250KeV至!350KeV，而植入离子浓度例如是1 X 1013/cm2至5 X 1013/cm2。然后，在井区104上方的基底100中形成第一记忆胞掺杂区106，且第一记忆胞掺杂区106与井区104彼此分离。第一记忆胞掺杂区106的形成方法例如是离子植入法，所植入的离子例如是P型掺质，而使得第一记忆胞掺杂区106具有P型导电型。形成第一记忆胞掺杂区106的离子植入能量例如是60KeV至80KeV，而离子植入浓度例如是1 X 1013/ cm2 至 lX1014/cm2。接下来，在第一记忆胞掺杂区106上方的基底100中形成第二记忆胞掺杂区108， 且第二记忆胞掺杂区108与第一记忆胞掺杂区106彼此分离。第二记忆胞掺杂区108的形成方法例如是离子植入法，所植入的离子例如是P型掺质，而使得第二记忆胞掺杂区108具有P型导电型。形成第二记忆胞掺杂区108的离子植入能量例如是IOKeV至30KeV，而离子植入浓度例如是IX 1013/cm2至IX 1014/cm2o之后，请参阅图IB所示，移除牺牲氧化层102。牺牲氧化层102的移除方法例如是湿式蚀刻法。再者，在基底100中形成多个侧表面110a、多个上表面IlOb与多个下表面110c。 侧表面110a、上表面IlOb与下表面IlOc的形成方法例如是在基底100中形成多个沟渠 110，且沟渠110包括侧表面IlOa与下表面110c。第一记忆胞掺杂区106与第二记忆胞掺杂区108位于侧表面IlOa之间的基底100中。第一记忆胞掺杂区106位于沟渠110的侧表面IlOa的下部之间。沟渠110的形成方法例如是对基底100进行一个图案化工艺，以移除具有第一记忆胞掺杂区106与第二记忆胞掺杂区108的部分基底100而形成。继而，再共形地在基底100及沟渠110的表面上形成牺牲氧化层112。牺牲氧化层 112的厚度例如是50埃至100埃。牺牲氧化层112的材料例如是氧化硅。牺牲氧化层112 的形成方法例如是再氧化法。当牺牲氧化层112的厚度在50埃至100埃时，在后续利用离子植入法形成第一埋入式掺杂区(图IC中的标号114)与第二埋入式掺杂区(图IC中的标号116)时，可有效地避免第一埋入式掺杂区与第二埋入式掺杂区发生桥接，且可使得第一埋入式掺杂区具有较佳的延伸(extension)效果。随后，请参阅图IC所示，对基底100进行一个离子植入工艺，以在基底100中形成位于下表面IlOc下方的第一埋入式掺杂区114与位于上表面IlOb下方的第二埋入式掺杂区116。其中，所植入的离子例如是N型掺质，而使得第一埋入式掺杂区114与第二埋入式掺杂区116具有N型导电型。形成第一埋入式掺杂区114与第二埋入式掺杂区116的离子植入能量例如是IOKeV至25KeV，而离子植入浓度例如是IX 1015/cm2至5X 1015/cm2。值得注意的是，上述掺杂区的导电型态只要第一埋入式掺杂区114与第二埋入式掺杂区116具有相同的第一导电型、井区104、第一记忆胞掺杂区106与第二记忆胞掺杂区 108具有相同的第二导电型、且第一导电型与第二导电型为不同的掺杂型态即可，并不以本实施例所揭露的为限。当所采用的离子植入法为倾斜角离子植入法时，可使得第一埋入式掺杂区114的宽度大于沟渠110(或下表面110c)的宽度，进而使得第一埋入式掺杂区114具有更大的延伸范围。第一埋入式掺杂区114的延伸可防止位于顶部的记忆胞的编程速度下降，而使得记忆体元件具有对称的编程速度，进而提升记忆体元件的操作裕度。第一埋入式掺杂区114分别配置于沟渠110底部下方的基底100中。第二埋入式掺杂区116分别配置于相邻两个沟渠110之间的基底100上部中，且第二记忆胞掺杂区108 邻近于第二埋入式掺杂区116底部。藉由第一记忆胞掺杂区106与第二记忆胞掺杂区108的掺杂型态及配置方式，可使得记忆体元件具有对称的起始电压、较大电场强度进行促使热电子的产生以及防止在垂直相邻的两位元之间发生电荷击穿等优点，而可有效地提升记忆体元件的效能。然后，移除牺牲氧化层112。牺牲氧化层112的移除方法例如是湿式蚀刻法。接着，请参阅图ID所示，依序在基底100及沟渠110的表面上共形地形成底介电层118、电荷储存层120及顶介电层122。其中，底介电层118与顶介电层122可选择性地被形成。底介电层118的材料例如是低介电常数或高介电常数材料。在一实施例中，底介电层118可以是单层结构形式或是基于能隙工程(BE)的多层结构形式。单层结构的底介电层118的材料例如是氧化硅或氧化铝铪(HfAlO)。多层结构的底介电层118可以是低介电常数/高介电常数材料的堆叠结构或低介电常数/高介电常数/低介电常数材料的堆叠结构，其例如为氧化硅/氧化硅铪(HfSiO)、氧化硅/氧化铪(HfO2)、氧化硅/氮化硅、氧化硅/氮化硅/氧化硅或氧化硅/氧化铝(Al2O3)/氧化硅。底介电层118的形成方法例如是热氧化法。电荷储存层120的材料包括电荷陷入材料，其例如是氮化硅。电荷储存层120 的形成方法例如是化学汽相沉积法。顶介电层122可以为单层结构形式的介电材料，其例如是氧化硅、氧化铝铪(HfAlO)或氧化铝(Al2O3)。顶介电层122的形成方法例如是化学汽相沉积法。之后，在基底100上形成导体层124。导体层IM例如是覆盖顶介电层122并填满沟渠110。导体层124的材料例如是掺杂多晶硅。导体层124的形成方法例如是化学汽相沉积法。接下来，可选择性地在导体层IM上形成金属硅化物层126，以降低阻值并增加导电性。金属硅化物层126的材料例如是硅化钨。金属硅化物层126的形成方法例如是化学汽相沉积法。由上述实施例可知，由上述制造方法所制作的记忆体元件具有第一记忆胞掺杂区 106与第二记忆胞掺杂区108，因此记忆体元件具有对称的起始电压、可产生热电子以及防止在垂直相邻的两位元之间发生电荷击穿等优点，而可有效地提升记忆体元件的效能。此外，当第一埋入式掺杂区114的宽度大于沟渠110(或下表面110c)的宽度时 (意即具有较大的延伸范围时)，可防止位于顶部的记忆胞的编程速度下降，而使得记忆体元件具有对称的编程速度，进而提升记忆体元件的操作裕度。再者，由于可有效地解决具有垂直记忆胞的记忆体元件的电性问题，因此可更进一步缩减记忆胞尺寸，以提高储存密度。值得一提的是，使得第一埋入式掺杂区114的宽度大于沟渠110(或下表面110c)的宽度的形成方法并不限于上述实施例。以下，藉由其他实施例，说明第一埋入式掺杂区 114与第二埋入式掺杂区116的其他形成方式。图2A至图2B是本发明另一实施例的第一埋入式掺杂区与第二埋入式掺杂区的制造流程剖面图。其中，与图IA相同的构件则使用相同的标号，同时省略其说明。首先，请参阅图2A所示，在进行图IA的步骤之后，移除牺牲氧化层102。牺牲氧化层102的移除方法例如是湿式蚀刻法。接着，在基底100中形成侧表面210a、上表面210b及下表面210c，而可形成包括侧表面210a及下表面210c的沟渠210，沟渠210的侧表面210a底部各具有一个倾斜面 210d，而第一记忆胞掺杂区106位于沟渠210的侧表面210a的下部之间。沟渠210的形成方法例如是对基底100进行一个图案化工艺，以移除具有第一记忆胞掺杂区106与第二记忆胞掺杂区108的部分基底100而形成。其中，沟渠210底部的倾斜面210d可藉由在蚀刻工艺中调整蚀刻参数而形成。然后，再共形地在基底100及沟渠210的表面上形成牺牲氧化层212。牺牲氧化层 212的厚度例如是50埃至100埃。牺牲氧化层212的材料例如是氧化硅。牺牲氧化层212 的形成方法例如是再氧化法。随后，请参阅图2B所示，对基底100进行一个离子植入工艺，以在基底100中形成位于下表面210c下方的第一埋入式掺杂区214与位于上表面210b下方的第二埋入式掺杂区216，且第一埋入式掺杂区214的宽度大于沟渠210的宽度。第一埋入式掺杂区214分别配置于沟渠210底部下方的基底100中。第二埋入式掺杂区216分别配置于相邻两个沟渠210之间的基底100上部中，且第二记忆胞掺杂区108邻近于第二埋入式掺杂区216底部。其中，所植入的离子例如是N型掺质，而使得第一埋入式掺杂区214与第二埋入式掺杂区216具有N型导电型。上述所采用的离子植入法例如是倾斜角离子植入法。形成第一埋入式掺杂区214与第二埋入式掺杂区216的离子植入能量例如是IOKeV至25KeV，而离子植入浓度例如是lX1015/cm2至5X1015/cm2。然后，移除牺牲氧化层212。牺牲氧化层212的移除方法例如是湿式蚀刻法。由上述实施例可知，由于沟渠210的底部具有倾斜面210d，有助于在利用离子植入法形成第一埋入式掺杂区214时，可使得第一埋入式掺杂区214具有较大的延伸范围。图3A至图3C是本发明又一实施例的第一埋入式掺杂区与第二埋入式掺杂区的制造流程剖面图。其中，与图IA相同的构件则使用相同的标号，同时省略其说明。 首先，请参阅图3A所示，在进行图IA的步骤之后，移除牺牲氧化层102。牺牲氧化层102的移除方法例如是湿式蚀刻法。接着，在基底100中形成侧表面310a、上表面310b及下表面310c，而可形成包括侧表面310a及下表面310c的多个沟渠310，而第一记忆胞掺杂区106位于沟渠310的侧表面310a的下部之间。沟渠310的形成方法例如是对基底100进行一个图案化工艺，以移除具有第一记忆胞掺杂区106与第二记忆胞掺杂区108的部分基底100而形成。然后，共形地在基底100及沟渠310的表面上形成修饰氧化层302。在形成修饰氧化层302的过程中，会使沟渠310底部的角落圆化。修饰氧化层302的材料例如是氧化硅。 修饰氧化层302的形成方法例如是再氧化法。接下来，请参阅图;3B所示，移除修饰氧化层302。修饰氧化层302的移除方法例如是湿式蚀刻法。之后，再共形地在基底100及沟渠310的表面上形成牺牲氧化层312。牺牲氧化层 312的厚度例如是50埃至100埃。牺牲氧化层312的材料例如是氧化硅。牺牲氧化层312 的形成方法例如是再氧化法。随后，请参阅图3C所示，对基底100进行一个离子植入工艺，以在基底100中形成位于下表面310c下方的第一埋入式掺杂区314与位于上表面310b下方的第二埋入式掺杂区316，且第一埋入式掺杂区314的宽度大于沟渠310的宽度。第一埋入式掺杂区314分别配置于沟渠310底部下方的基底100中。第二埋入式掺杂区316分别配置于相邻两个沟渠310之间的基底100上部中，且第二记忆胞掺杂区108邻近于第二埋入式掺杂区316底部。其中，所植入的离子例如是N型掺质，而使得第一埋入式掺杂区314与第二埋入式掺杂区316具有N型导电型。上述所采用的离子植入法例如是倾斜角离子植入法。形成第一埋入式掺杂区314与第二埋入式掺杂区316的离子植入能量例如是IOKeV至25KeV，而离子植入浓度例如是lX1015/cm2至5X1015/cm2。然后，移除牺牲氧化层312。牺牲氧化层312的移除方法例如是湿式蚀刻法。由上述实施例可知，由于沟渠310的底部圆化，在后续利用离子植入法形成第一埋入式掺杂区314时，可使得第一埋入式掺杂区314具有较大的延伸范围。以下，利用图ID来介绍本发明一实施例的记忆体元件。请参阅图ID所示，记忆体元件包括基底100、多个第一记忆胞掺杂区106、多个第二记忆胞掺杂区108、多个第一埋入式掺杂区114、多个第二埋入式掺杂区116、电荷储存层 120及导体层124。基底100中包括多个侧表面110a、多个上表面IlOb与多个下表面110c， 而可形成具有侧表面IlOa与下表面IlOc的多个沟渠110。导体层IM配置于基底100上且填满沟渠110。电荷储存层120配置于基底100与导体层IM之间。第一埋入式掺杂区 114分别配置于沟渠110底部下方的基底100中(即，下表面IlOc下方的基底100中)，且具有第一导电型。第一埋入式掺杂区114的宽度例如是大于沟渠110的宽度。第二埋入式掺杂区116分别配置于相邻两个沟渠110之间的基底100上部中(即，上表面IlOb下方的基底100中)，且具有第一导电型。第一记忆胞掺杂区106与第二记忆胞掺杂区108位于侧表面IlOa之间的基底100中。第一记忆胞掺杂区106分别配置于沟渠110的侧表面IlOa 的下部之间的基底100中，且具有第二导电型。第二记忆胞掺杂区108分别配置于邻近于第二埋入式掺杂区116底部的基底100中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。记忆体元件可选择性包括井区104、底介电层118、顶介电层122 及金属硅化物层126。井区104配置于第一埋入式掺杂区114下方的基底100中，且具有第二导电型。底介电层118配置于电荷储存层120与基底100之间。顶介电层122配置于电荷储存层120及导体层IM之间。金属硅化物层1 配置于导体层IM上。记忆体元件中各构件的材料、形成方式及其作用已于前文的实施例中进行详细的描述，故在此不再赘述。由上述实施例可知，由于记忆体元件的第一记忆胞掺杂区106与第二记忆胞掺杂区108可控制垂直记忆胞中的上、下位元的特性，因此可有效地提升记忆体元件的效能。此外，当第一埋入式掺杂区114的宽度大于沟渠110的宽度时，能使得记忆体元件具有对称的编程速度，进而提升记忆体元件的操作裕度。综上所述，上述实施例记忆体元件及其制造方法至少具有下列优点
1.由于记忆体元件具有第一记忆胞掺杂区与第二记忆胞掺杂区，因此可有效地提升记忆体元件的效能。2.当记忆体元件中的第一埋入式掺杂区的宽度大于沟渠(或下表面)的宽度时， 能提升记忆体元件的操作裕度。3.由于记忆体元件可有效地解决具有垂直记忆胞的记忆体元件的电性问题，因此可更进一步缩减记忆胞尺寸，以提高储存密度。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种记忆体元件，其特征在于其包括 一基底，该基底中具有多个沟渠；一导体层，配置于该基底上且填满该些沟渠； 一电荷储存层，配置于该基底与该导体层之间；多个第一掺杂区，分别配置于该些沟渠底部下方的该基底中，且具有一第一导电型； 多个第二掺杂区，分别配置于相邻两个沟渠之间的该基底中，且具有该第一导电型；以及多个记忆胞掺杂区，分别配置于该些沟渠的侧表面之间的该基底中，且具有一第二导电型，其中该第一导电型与该第二导电型为不同的掺杂型态。
2.根据权利要求1所述的记忆体元件，其特征在于更包括一井区，配置于该些第一掺杂区下方的该基底中，且具有该第二导电型。
3.根据权利要求1所述的记忆体元件，其特征在于其中各该第一掺杂区的宽度大于各该沟渠的宽度。
4.根据权利要求1所述的记忆体元件，其特征在于其中该些记忆胞掺杂区包括 多个第一记忆胞掺杂区，分别配置于该些沟渠的侧表面下部之间的该基底中；以及多个第二记忆胞掺杂区，分别配置于邻近于该些第二掺杂区底部的该基底中。
5.一种记忆体元件的制造方法，其特征在于该方法包括以下步骤 在一基底中形成多个记忆胞掺杂区；在该基底中形成多个侧表面、多个上表面与多个下表面，而该些记忆胞掺杂区位于该些侧表面之间的该基底中；在该基底中形成多个第一掺杂区与多个第二掺杂区，该些第一掺杂区分别配置于该些下表面下方的该基底中，而该些第二掺杂区分别配置于该些上表面下方的该基底中，其中该些掺杂区具有一第一导电型，而该些记忆胞掺杂区具有一第二导电型，且该第一导电型与该第二导电型为不同的掺杂型态； 在该基底上形成一电荷储存层；以及在该基底上形成一导体层，该导体层覆盖该电荷储存层。
6.根据权利要求5所述的记忆体元件的制造方法，其特征在于其中该些记忆胞掺杂区包括多个第一记忆胞掺杂区，分别配置于该些侧表面下部之间的该基底中；以及多个第二记忆胞掺杂区，分别配置于邻近于该些第二掺杂区底部的该基底中。
7.根据权利要求5所述的记忆体元件的制造方法，其特征在于更包括在形成该该些记忆胞掺杂区之前，在该基底中形成一井区，而该井区位于该些记忆胞掺杂区下方。
8.根据权利要求5所述的记忆体元件的制造方法，其特征在于其中该些侧表面、该些上表面与该些下表面的形成方法包括在该基底中形成多个沟渠。
9.根据权利要求5所述的记忆体元件的制造方法，其特征在于其中各该第一掺杂区的宽度大于各该下表面的宽度。
10.一种记忆体元件，其特征在于其包括一基底，该基底中具有多个侧表面、多个上表面与多个下表面； 一导体层，配置于该基底上；一电荷储存层，配置于该基底与该导体层之间；多个第一掺杂区，分别配置于该些下表面下方的该基底中，且具有一第一导电型； 多个第二掺杂区，分别配置于该些上表面下方的该基底中，且具有该第一导电型；以及多个记忆胞掺杂区，分别配置于该些侧表面之间的该基底中，且具有一第二导电型，其中该第一导电型与该第二导电型为不同的掺杂型态。
11.根据权利要求10所述的记忆体元件，其特征在于更包括一井区，配置于该些第一掺杂区下方的该基底中，且具有该第二导电型。
12.根据权利要求10所述的记忆体元件，其特征在于其中各该第一掺杂区的宽度大于各该下表面的宽度。
13.根据权利要求10所述的记忆体元件，其特征在于其中该些记忆胞掺杂区包括 多个第一记忆胞掺杂区，分别配置于该些侧表面下部之间的该基底中；以及多个第二记忆胞掺杂区，分别配置于邻近于该些第二掺杂区底部的该基底中。
14.根据权利要求10所述的记忆体元件，其特征在于更包括 一底介电层，配置于该电荷储存层与该基底之间；以及一顶介电层，配置于该电荷储存层及该导体层之间。
全文摘要
本发明是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个第一、第二掺杂区及多个第一、第二记忆胞掺杂区。基底中具有多个沟渠。导体层配置于基底上且填满沟渠。电荷储存层配置于基底与导体层之间。第一、第二掺杂区分别配置于沟渠底部下方的基底中以及相邻两个沟渠之间的基底上部中，且具有第一导电型。第一、第二记忆胞掺杂区分别配置于沟渠的侧表面的下部之间的基底中及邻近于第二掺杂区底部的基底中，且具有第二导电型。其中，第一导电型与第二导电型为不同的掺杂型态。本发明还提供了一种上述记忆体元件的制造方法。
文档编号H01L21/8247GK102194823SQ201010126770
公开日2011年9月21日 申请日期2010年3月9日 优先权日2010年3月9日
发明者徐妙枝, 林上伟, 蔡易伸, 陈冠复, 黄育峰 申请人:旺宏电子股份有限公司