专利名称：非易失性半导体存储装置及其制造方法
技术领域：
本发明涉及具有将具有非易失性(不発揮性)的可变电阻元件的双端子型的存 储器单元在相互正交的第一方向、第二方向、及第三方向上分别以三维矩阵状配置多个的 三维存储器单元阵列的非易失性半导体存储装置、及其制造方法，尤其涉及构成存储器单 元的双端子型的可变电阻元件通过电压施加，在由两端之间的电阻规定的阻抗状态为两个 以上的不同的状态之间可逆地变化，并能够非易失地保持该状态的非易失性半导体存储装 置、及其制造方法。
背景技术：
随着便携用电子设备等移动设备的普及，作为在电源关闭时也能够保持存储的 数据的大容量且廉价的非易失性存储器，广泛使用闪速存储器。但是，近年来，逐渐发现 闪速存储器的微细化极限，盛行进行MRAM(磁阻变化存储器)、PCRAM(相变化存储器)、 CBRAM(固体电解质存储器)、RRAM(阻抗变化存储器)等非易失性存储器的开发。在这些 非易失性存储器中，RRAM能够进行高速更新，在材料中能够使用单纯的二维系的过渡金属 氧化物，因此，制作容易，在与现有的CMOS工序的亲合性高这一点上具有优点，因此受到了 瞩目。在RRAM之类的利用使用了双端子型的可变电阻元件的存储器单元构成的存储装 置中，能够最大容量化的存储器单元结构和存储器单元阵列结构的组合是在相互正交的配 线的交叉部分形成包括单体的可变电阻元件的IR型的存储器单元的交叉点型存储器单元 阵列。IR型的存储器单元在存储器单元中不存在限制流过可变电阻元件的电流的元件，因 此，可以容易地将多层的交叉点型存储器单元阵列在上下层叠，构成三维存储器单元阵列 (例如，参照美国专利申请公开第2005/0230724号说明书)。但是，IR型存储器单元不存在 电流限制元件，因此，寄生电流经由在选择的两条配线之间形成的存储器单元以外的与非 选择配线连接的存储器单元流过(绕入电流)，因此，该寄生电流与流过选择存储器单元的 读出电流电流重叠，导致难以或不能判别读出电流的问题。作为IR型存储器单元中的寄生电流对策，有与可变电阻元件串联地连接晶体管， 形成为ITlR型存储器单元结构的方法、或与可变电阻元件串联地连接二极管、变阻器等电 流限制元件，形成为IDlR型存储器单元结构的方法。ITlR型存储器单元能够进行在可变电 阻元件流过的电流的大小、方向的控制，控制性优越，但占有面积大，不能容易地形成为多 层结构，因此，存储器容量受到芯片面积和设计规则的限制。另一方面，IDlR型存储器单元 通过最佳化加工，形成基于交叉点结构的最少面积单位元件，例如，如特开2009-4725号公 报所示，还能够多层化，因此，适合大容量化。但是，在多层化以往的交叉点型存储器单元阵列，构成三维存储器单元阵列的情 况下，若层叠数增加，则形成最少尺寸的图案，因此，基于高价的最尖端曝光装置的光刻工 序相对于层叠数增加，因此，成本优点上存在极限。进而，存储器单元阵列无论二维结构还 是三维结构，均需要用于在存储器单元阵列中的特定的地址的存储器单元读入信息，读出的解码器。在多层化以往的交叉点型存储 器单元阵列的情况下，在二维结构中，字线和位线分别以一维在一方向上排列，但若成为三 维结构，则字线和位线分别以二维在层叠方向上排列，因此，例如，如特开2009-4725号公 报的图5 图7所示，需要至少将字线和位线的一方以二维解码的回路，复杂化解码器的回 路结构，专有面积也增大，导致芯片成本的增大。从而，为了实现大容量且廉价的RRAM，需要提出能够实现IDlR型存储器单元，且 没有多层化引起的掩模工序的增加的新的存储器单元阵列结构和单纯的解码器回路结构
发明内容
本发明是鉴于将以往的交叉点型存储器单元阵列多层化的三维存储器单元阵列 中的问题而做成的，其目的在于提供具备大容量且能够廉价地制作的三维存储器单元阵列 的非易失性半导体存储装置。为了实现上述目的，在本发明中，提供一种非易失性半导体存储装置，具有三维存 储器单元阵列，其分别在相互正交的第一方向、第二方向及第三方向上以三维矩阵状配置 有多个双端子型存储器单元，该双端子型存储器单元具有通过电压施加而使阻抗特性变化 的非易失性的可变电阻元件，利用在所述第一方向及所述第二方向上平面性扩张的平板状 的导电体或半导体形成的平板电极隔着层间绝缘膜在所述第三方向上层叠有两层以上，在 所述平板电极的各层形成有多个沿所述第三方向贯通层叠的两层以上的所述平板电极和 其间的所述层间绝缘膜的贯通孔，利用在所述第三方向上延伸的柱状的导电体形成的每一 个柱状电极在所述贯通孔内不与所述平板电极接触地贯通，夹于一层的所述平板电极与一 根所述柱状电极的环状部形成为一个一个地对应于所述存储器单元，成为所述可变电阻元 件的可变阻抗材料分别在所述环状部以环状形成，所述环状的可变阻抗材料的外周面与所 述平板电极电连接，内周面与所述柱状电极电连接，所述可变电阻元件形成于每一个所述 存储器单元，在所述第三方向的相同位置配置的多个所述存储器单元经由所述平板电极相 互地连接，配置于所述第一方向和所述第二方向的各自的相同位置的多个所述存储器单元 经由所述柱状电极相互连接，在各个所述环状部中，在所述可变阻抗材料的外周面或内周 面的一侧中形成有成为肖特基结的界面，所述可变阻抗材料中位于所述环状部内的至少所 述肖特基结侧的一部分在所述第三方向上分离而形成。在此，优选所述贯通孔分别在所述 第一方向及所述第二方向上以二维矩阵状配置有多个。另外，优选所述可变阻抗材料的位 于所述环状部内的至少所述肖特基结侧的一部分隔着利用与所述可变阻抗材料相同的材 料构成的非活性化区域，在所述第三方向上分离。根据上述特征的非易失性半导体存储装置可知，将多个存储器单元分别在第一方 向和第二方向上以二维矩阵状排列的二维存储器单元阵列沿第三方向多层化，形成三维存 储器单元阵列的情况下，在二维存储器单元阵列的各层中，在与二维存储器单元阵列中的 各存储器单元连接的二维存储器单元阵列平行的面内存在的电极仅为平板电极，平板电极 与二维存储器单元阵列的所有的存储器单元共通地连接，另外，与各存储器单元连接的其 他配线为与平行于二维存储器单元阵列的面正交的柱状电极，因此，在二维存储器单元阵 列的各层的形成时，不需要以最小加工尺寸形成平板电极，形成三维存储器单元阵列的情 况下，不需要在各层分别使用基于高价的最尖端曝光装置的光刻工序，能够抑制制造成本的高涨。进而，第三方向上的存储器单元的分离由层间绝缘膜来实现，因此，第三方向上的 存储器单元之间的离开距离由层间绝缘膜的膜厚来规定。从而，在存储器单元为IR型的 情况下，将可变电阻元件沿柱状电极的外周面以环状形成，在存储器单元为IDlR型的情况 下，将可变电阻元件和电流控制元件(二极管等)沿柱状电极的外周面以环状形成，由此 各元件宽度由平板电极的膜厚来规定，各元件长度由沿柱状电极的外周面形成的各膜厚规 定，因此，不像以往一样受到蚀刻加工精度的限制，能够三维形成存储器单元。
可是，平板电极可以为金属，也可以为通过杂质扩散来低阻抗化的半导体，存储器 单元为IR型的情况下，使用金属，存储器单元为IDlR型的情况下，使用与形成的电流控制 元件对应的导电材料即可。通过以平板状形成第三选择线，可以不是以往的交叉点型存储 器单元阵列之类的线状的选择线，因此，例如，即使以杂质扩散的多晶硅形成第三选择线， 也能够进行配线阻抗的低电阻化，实现伴随向存储器单元的数据的写入或读出的电特性的 高性能化。进而，上述特征的非易失性半导体存储装置优选所述存储器单元是将所述可变电 阻元件和双端子型的电流控制元件串联连接而构成的，所述电流控制元件作为基于多晶硅 的PN结、多晶硅和金属或金属硅化物的肖特基结、或金属氧化物半导体和金属的肖特基结 的二极管，以环状形成于所述环状的可变阻抗材料的外周。更具体来说，优选所述平板电极的与所述环状的可变阻抗材料接触的环状的端缘 部分和除了所述环状的端缘部分的主体部分中的一方为使P型或η型的杂质扩散的多晶 硅，另一方为使相反的导电型的杂质扩散的多晶硅，在其界面以环状形成有PN结，或优选 所述平板电极的除了与所述环状的可变阻抗材料接触的环状的端缘部分的主体部分为使P 型或η型的杂质扩散的多晶硅，在所述环状的端缘部分形成有金属或金属硅化物，在所述 多晶硅和所述金属或金属硅化物的界面以环状形成有肖特基结。本发明的三维存储器单元阵列形成为中间选择线和第三选择线之间的三维性交 叉点型存储器单元阵列，因此，存储器单元为所谓的IR型的情况下，以往发生与以往二维 的交叉点型存储器单元阵列相同的寄生电流的问题，因此，例如，需要用于确保读出时的工 作安全系数(margin)的回路研究，结果形成为将可变电阻元件和电流控制元件串联连接 的所谓的IDlR型存储器单元，由此能够消除寄生电流的问题。还有，所述电流控制元件利 用基于多晶硅的PN结、多晶硅和金属或金属硅化物的肖特基结、或金属氧化物半导体和金 属的肖特基结的二极管构成的情况下，通过简单的制造工序的追加，能够将IR型存储器单 元形成为IDlR型，从而更优选。进而，上述特征的非易失性半导体存储装置优选所述环状的可变阻抗材料为金属 氧化物，所述金属氧化物在环的径向上具有氧缺损浓度的分布，外周侧的氧缺损浓度比内 周侧的氧缺损浓度低。氧缺损少的金属氧化物显示绝缘体的性质，相反，氧缺损多的金属 氧化物显示半导体或导电体的性质，氧缺损多的金属氧化物和其内周侧的电极材料欧姆接 触，氧缺损少的金属氧化物和其外周侧的电极材料非欧姆接触。若向内周侧的电极和外周 侧的电极之间施加电压，则非欧姆接触界面的特性变化，由此两电极之间的阻抗特性变化。 在此，若在金属氧化物和其内周侧的电极材料、及金属氧化物和其外周侧的电极材料的两 方的界面，发生基于电压施加的阻抗变化，则不能控制或变得困难，因此，优选一侧的界面为欧姆。其结果，金属氧化物在径向上具有氧缺损浓度的分布，由此得到良好的阻抗变化特 性。进而，还优选在所述环状的可变阻抗材料的外周面和所述平板电极的边界部分以 环状插入有沟道绝缘膜，从而形成所述沟道绝缘膜夹在所述可变阻抗材料和所述平板电极 的结构的所述电流控制元件。由此，形成沟道绝缘膜夹在所述可变阻抗材料和所述平板电 极的结构的双向型的电流限制元件，能够构成能够使写入电流对存储器单元向双向导通的 IDlR型的存储器单元。由此，在数据的写入动作中，通过可变电阻元件的低阻抗化和高阻抗 化，能够实现将向两端施加的电压设为相互相反极性的双极工作。
进而，上述特征的非易失性半导体存储装置优选所述平板电极利用金属导电体构 成，所述环状的可变阻抗材料为金属氧化物，所述金属氧化物为构成所述平板电极的导电 材料的氧化物。在这种情况下，平板电极的面向贯通孔的环状的端缘部被氧化，成为可变电 阻元件，因此，该可变电阻元件也可以与平板电极相同地，利用层间绝缘膜在第三方向上分 罔。进而优选，在构成所述平板电极的导电材料的氧化物即所述环状的可变阻抗材料 的内周面和所述柱状电极的边界部分以环状插入有沟道绝缘膜，形成所述沟道绝缘膜夹在 所述可变阻抗材料和所述柱状电极的结构的所述电流控制元件。由此，形成沟道绝缘膜夹 在所述可变阻抗材料和所述平板电极的结构的双向型的电流限制元件，能够构成能够使写 入电流对存储器单元向双向导通的IDlR型的存储器单元。由此，在数据的写入动作中，通 过可变电阻元件的低阻抗化和高阻抗化，能够实现将向两端施加的电压设为相互相反极性 的双极工作。进而，在上述特征的非易失性半导体存储装置中，所述环状的可变阻抗材料为金 属氧化物，作为所述金属氧化物，优选使用选自Ni、Co、Ti、Ta、Hf、Cu、Zr、Al、及Nb的一个 元素的氧化物。根据该非易失性半导体存储装置可知，能够廉价地提供能够高速更新的大容量 RRAM。尤其，作为可变电阻元件材料，使用单纯的二维系的过渡金属氧化物，由此使可变电 阻元件的制作容易化，能够实现进一步的制造成本的低廉化。进而，为了实现上述目的，在本发明中，提供一种非易失性半导体存储装置的制造 方法，其中，所述非易失性半导体存储装置具有三维存储器单元阵列，其分别在相互正交 的第一方向、第二方向、及第三方向上以三维矩阵状配置有多个双端子型存储器单元，该双 端子型存储器单元具备通过电压施加而使阻抗特性变化的非易失性的可变电阻元件。具体 来说，形成所述三维存储器单元阵列的工序包括在规定的基板上，在与所述基板表面正交 的所述第三方向上将层间绝缘膜与包括导电体或半导体的平板电极交替地层叠多次而形 成多层膜结构的工序，形成贯通孔的工序，其中，所述贯通孔沿所述第三方向贯通所述多层 膜结构且分别在所述第一方向和所述第二方向上以二维矩阵状配置有多个，在所述贯通孔 的侧壁面以环状形成成为所述可变电阻元件的可变阻抗材料的工序，形成在所述贯通孔的 内部填充导电体而在所述第三方向上延伸的柱状电极的工序；其中，在夹于一层所述平板 电极与一根所述柱状电极的环状部一个一个地形成有所述存储器单元。在此，通过以环状 形成所述可变阻抗材料的工序、和形成所述柱状电极的工序，分别在所述环状部中，在所述 可变阻抗材料的外周面或内周面的一方形成成为肖特基结的界面。进而，具有为了将所述可变阻抗材料的所述环状部内的至少所述肖特基结侧的一部分沿所述第三方向分离，对 所述环状部内的所述可变阻抗材料，将高阻抗状态的阻抗特性初始化为能够开关工作的工序。将以往的交叉点型存储器单元阵列多层化，形成三维存储器单元阵列的情况下， 由于需要在每一个层形成的二维存储器单元阵列内的存储器单元的可变电阻元件或电流 控制元件，需要将存储器单元的制造工序重复多层化的层数量，但根据本发明的制造方法 可知，能够同时地形成多层量的存储器单元，实现制造工序的单纯化，能够期待制造成本的 低廉化。进而，优选在上述特征的非易失性半导体存储装置的制造方法中，在形成所述多 层膜结构的工序中，交替地堆积多次成为所述平板电极的使P型或η型的杂质扩散的多晶 硅层和所述层间绝缘膜，从而形成所述多层膜结构，在形成所述贯通孔的工序后，分别在所 述贯通孔的侧壁面露出的多个所述多晶硅层的环状的端部以环状形成具有PN结或肖特基 结的二极管，在以环状形成所述可变阻抗材料的工序中，在形成了所述二极管后的所述贯 通孔的侧壁面以环状的膜状且外侧面与所述二极管的内侧面接触地形成所述可变阻抗材 料，除去了在所述贯通孔的底部堆积的所述可变阻抗材料后，执行形成所述柱状电极的工 序。进而优选，在以环状形成所述二极管的工序中，使与在所述多晶硅层预先扩散的杂质相 反的导电型的杂质从在所述贯通孔的侧壁面露出的多个所述多晶硅层的环状的端面扩散， 以环状形成具有PN结的二极管。另外，在以环状形成所述二极管的工序中，在所述贯通孔 的侧壁面露出的多个所述多晶硅层的环状的端面自匹配地形成硅化物，在所述多晶硅层和 所述硅化物的界面以环状形成具有肖特基结的二极管。根据该制造方法，通过简单的制造 工序的追加来形成将可变电阻元件和电流控制元件串联连接的IDlR型存储器单元，因此， 能够廉价地消除寄生电流的问题。优选在以环状形成所述可变阻抗材料的工序中，形成在所述贯通孔的侧壁面内接 的包括金属氧化物的所述可变阻抗材料的环状膜，与所述可变阻抗材料的环状膜的内侧壁 面接触地形成比所述金属氧化物容易氧化的金属，利用固相反应，还原所述金属氧化物的 内周侧表面，使内周侧的所述金属氧化物的氧缺损浓度比外周侧高。根据该制造方法，氧缺 损少的金属氧化物显示绝缘体的性质，相反，氧缺损多的金属氧化物显示半导体或导电体 的性质，氧缺损多的金属氧化物和其内周侧的电极材料欧姆接触，氧缺损少的金属氧化物 和其外周侧的电极材料非欧姆接触。若向内周侧的电极和外周侧的电极之间施加电压，则 非欧姆接触界面的特性变化，由此两电极之间的阻抗特性变化。在此，在金属氧化物和其内 周侧的电极材料、及金属氧化物和其外周侧的电极材料的两方的界面，发生电压施加引起 的阻抗变化发生的情况下，不能控制或控制变得困难，因此，优选一侧的界面为欧姆。其结 果，通过金属氧化物在径向上具有氧缺损浓度的分布，得到良好的阻抗变化特性。进而，在上述特征的非易失性半导体存储装置的制造方法中，优选在形成所述多 层膜结构的工序中，作为所述平板电极，堆积规定的金属材料，在以环状形成所述可变阻抗 材料的工序中，从所述贯通孔侧氧化在所述贯通孔的侧壁面露出的多个所述平板电极的所 述金属材料，将金属氧化物的所述可变阻抗材料形成于所述贯通孔的侧壁面的外周侧。根 据该制造方法，平板电极的面向贯通孔的环状的端缘部被氧化，成为可变电阻元件，因此， 该可变电阻元件也可以与平板电极相同地，利用层间绝缘膜在第三方向上分离。
根据本发明可知，能够提供具备大容量且能够廉价地制作的三维存储器单元阵列的非易失性半导体存储装置。尤其，在使用了 IR型或IDlR型存储器单元的RRAM中，能够 进行多层化，且不增加多层化引起的存储器单元阵列制造用掩模工序，将以往的解码器的 一部分作为选择晶体管的二维阵列来构成，由此将外围回路的大半部分与存储器单元阵列 重叠而配置，由此最小化外围回路的专有面积，能够实现大容量且廉价的RRAM。
图1是以示意性表示本发明的非易失性半导体存储装置的概略的结构的方框图。图2是表示使用IDlR型存储器单元构成的三维存储器单元阵列的立体的回路结 构的等效电路图。图3是表示选择晶体管的二维阵列的回路结构的等效电路图。图4是表示X解码器、Y解码器、和Z解码器的逻辑电路结构的一例的回路图。图5是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的两个YZ平面中的要部剖面结构的一实施例的要部复合剖面图。图6是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的制作工序的一部分的工序剖面图。图7是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的制作工序的一部分的工序剖面图。图8是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的制作工序的一部分的工序剖面图。图9是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的制作工序的一部分的工序剖面图。图10是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的制作工序的一部分的工序剖面图。图11是以示意性表示图10所示的存储器单元形成部位的要部放大剖面图。图12是第一实施方式中的选择晶体管的二维阵列的XY平面内中的布局图。图13是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的YZ平面中的剖面结构的剖面图。图14是以示意性表示第一实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的XZ平面中的剖面结构的剖面图。图15是说明第一实施方式中的三维存储器单元阵列1的各层的共用板和与Z解 码器连接的信号配线的连接方法的工序剖面图。图16是第一实施方式中的三维存储器单元阵列和选择晶体管的二维阵列的立体 俯瞰图。图17是列举表示向对存储器单元的初始化动作、数据的写入动作(设置动作和 重设动作)、数据的读出动作中的、选择位线、非选择位线、选择字线、非选择字线、选择共用 板、非选择共用板施加的电压条件的一例的图。图18是以示意性表示第二实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的通过中间选择线的YZ平面中的剖面结构的要部剖面图。
图19是第二实施方式中的包括立式MOS晶体管的选择晶体管的二维阵列的XY平 面内的布局图。图20是以示意性表示第二实施方式中的三维存储器单元阵列和选择晶体管的二维阵列的YZ平面中的剖面结构的剖面图。图21是以示意性表示第二实施方式中的三维存储器单元阵列和选择晶体管的二 维阵列的XZ平面中的剖面结构的剖面图。图22是第二实施方式中的三维存储器单元阵列和选择晶体管的二维阵列的立体 俯瞰图。图23是表示使用IR型存储器单元构成的三维存储器单元阵列的立体的回路结构 的等效电路图。图24是以示意性表示第三实施方式中的三维存储器单元阵列的YZ平面中的要部 剖面结构的一实施例的要部剖面图。图25是放大图24所示的存储器单元形成部位，分为初始化处理的前后以示意性 表示的要部放大剖面图。图26是以示意性表示第三实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图27是以示意性表示第三实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图28是以示意性表示第三实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图29是以示意性表示第三实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图30是以示意性表示第三实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图31是以示意性表示第四实施方式中的三维存储器单元阵列的YZ平面中的要部 剖面结构的一实施例的要部剖面图。图32是以示意性表示第四实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图33是以示意性表示第四实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图34是以示意性表示第四实施方式中的三维存储器单元阵列的制造工序的一部 分的工序剖面图。图35是以示意性表示双向型的电流限制元件的电流电压特性的一例的特性图。图36是列举表示对存储器单元的初始化动作、数据的写入动作(设置动作和重设 动作)中的、向选择位线、非选择字线、选择字线、非选择字线、选择共用板、非选择共用板 施加的电压条件的其他一例的图。图37是以示意性表示第五实施方式中的三维存储器单元阵列的YZ平面中的要部 剖面结构的一实施例的要部剖面图。图38是以示意性表示第六实施方式中的三维存储器单元阵列的YZ平面中的要部剖面结构的一实施例的要部剖面图。
具体实施例方式对本发明的非易失性半导体存储装置(以下，适当地称为“本发明装置”。)的实 施方式，基于附图，进行说明。还有，在用于说明本发明装置的结构的剖面图、俯视图、俯瞰 图等中，根据需要，强调要部而示出，因此，图示的尺寸比未必与实物的尺寸比一致。
<第一实施方式>本发明装置如图1中示意性所示，具备三维存储器单元阵列1、选择晶体管的二 维阵列2、X解码器3、Y解码器4、及Z解码器5。二维阵列2、X解码器3 (相当于第一解码 器)、Y解码器4 (相当于第二解码器)、及Z解码器5 (相当于第三解码器)形成于共通的 基板6上，三维存储器单元阵列1配置于二维阵列2的上方。还有，在以下的说明中，将与 基板6的表面平行且相互正交的第一方向和第二方向分别设为X方向和Y方向，将与基板 6的表面正交的第三方向设为Z方向。在本实施方式中，在三维存储器单元阵列1中，将可变电阻元件7和作为双端子型 的电流控制元件的二极管8串联连接的双端子型的存储器单元9分别在X方向、Y方向、和 Z方向上排列多个而构成。图2中示出从X方向、Y方向、和Z方向的各方向观察三维存储 器单元阵列1的等效电路图。还有，二极管8的极性可以反转。三维存储器单元阵列1形成为将图2(A)所示的XY平面内中的1层量的二维存储 器单元阵列Ia如图2(B)所示地沿Z方向层叠多层的结构。如图2(A)所示，各层的二维存 储器单元阵列Ia将双端子型的存储器单元9分别在X方向和Y方向上排列多个而构成，各 存储器单元9的一端个别地对应于各存储器单元9，连接于以与XY平面内的存储器单元9 相同数量设置的沿Z方向延伸的中间选择线11 (相当于柱状电极)，各存储器单元9的另一 端与在各层各设置一个的共用板12 (相当于第三选择线或平板电极)共通地连接。在各层 的二维存储器单元阵列Ia内配置于相同位置的存储器单元9的一端与相同中间选择线11 连接。在图2㈧中，为了便利，共用板12图示为沿X方向和Y方向延伸的格子状的直线 组，但不是示出实际的共用板12的形状，而是只要各存储器单元9的另一端之间相互电连 接，能够按每个层引出，并与Z解码器5连接的结构，共用板12就可以形成为面状、筛孔状、 长条状等形状，不限定于特定的形状。如图3所示，在二维阵列2中，在XY平面内，将包括MOS晶体管的选择晶体管10 分别在X方向和Y方向排列多个而构成。还有，选择晶体管10的X方向及Y方向的各排列 数与二维存储器单元阵列Ia的X方向及Y方向的各排列数相同。在X方向上邻接的一连 串的选择晶体管10的栅与相同字线13 (相当于第一选择线)共通地连接。另外，在Y方向 上邻接的一连串的选择晶体管10的漏极(或者源极)与相同位线14(相当于第二选择线) 共通地连接。各选择晶体管10的源极(或漏极)与配置于XY平面内的相同位置的存储器 单元9的一端连接的中间选择线11连接。X解码器3与多个字线13连接，分离为选择字线和非选择字线，在后述的存储器单 元的初始化动作、向存储器单元的数据的写入动作、及从存储器单元的数据的读出动作的 各动作中分别施加选择字线电压VWLl和非选择字线电压VWL0。选择施加了选择字线电压VffLl的字线，施加了非选择字线电压VWLO的字线成为非选择。Y解码器4与多个位线14 连接，分离为选择位线和非选择位线，在上述各动作中分别施加选择位线电压VBLl和非选 择位线电压VBL0。选择施加了选择位线电压VBLl的位线，施加了非选择位线电压VBLO的 位线成为非选择。Z解码器5与多个共用板12连接，分离为选择共用板和非选择共用板，在 上述各动作中，分别施加选择共用板电压VCPl和非选择共用板电压VCP0。选择施加了选择 共用板电压VCPl的共用板，施加了非选择共用板电压VCPO的共用板成为非选择。
可是，在写入存储器单元的数据为2值的情况下，作为写入动作，存在使可变电阻 元件的阻抗状态从高阻抗状态向低阻抗状态过渡的设置动作、和使可变电阻元件的阻抗状 态从低阻抗状态向高阻抗状态过渡的重设动作的两种。以下，总称设置动作和重设动作，称 为写入动作。图2所示的三维存储器单元阵列1形成为利用X解码器3和Y解码器4，经由选择 晶体管10的二维阵列2选择在XY平面内以二维矩阵状配置的中间选择线11，利用Z解码 器5选择共用板12的结构。通过该结构，能够选择在三维存储器单元阵列1内以三维矩阵 状配置的存储器单元9的任意的存储器单元9。图4中示出X解码器3、Y解码器4、和Z解码器5的各自的、一个字线13、位线14、 与共用板12连接的X解码器单元3a、Y解码器单元4a、Z解码器单元5a的逻辑回路结构的 一例。还有，图4的回路结构例对应于后述的图17所示的电压条件下的各工作电压。图5中示出一个选择晶体管10和与其连接的一条中间选择线11、和与该中间选择 线11连接的沿Z方向排列多个的存储器单元9的剖面结构的一实施例。图5是将利用通 过位线14的第一 YZ面和通过中间选择线11的第二 YZ面截断的两个剖面合成的复合剖面 图。另外，在图5中，示出存储器单元9沿Z方向层叠四层的例子。本实施方式的选择晶体管10为具备在硅基板6的表面例如通过η型的杂质扩散 来形成的漏极21和源极22、及在漏极21和源极22之间的沟道区域23上经由栅氧化膜24 形成的栅25而构成的标准的平面结构的η型MOS晶体管。选择晶体管10与在X解码器3、 Y解码器4、Z解码器5等的外围回路使用的MOS晶体管相同，通过标准的MOS晶体管形成 工序来制作。在覆盖选择晶体管10的第一层间绝缘膜26上形成沿Y方向延伸的位线14， 经由在层间绝缘膜26形成的接触孔27，与选择晶体管10的漏极21连接。还有，在第二 YZ 面中，用虚线示出位线14。另外，在图5中，栅25在X方向(图5的纸面垂直方向)上延伸 而形成字线13。在位线14和层间绝缘膜26的上方形成有三维存储器单元阵列1。三维存储器单 元阵列1依次形成有交替地层叠了第二层间绝缘膜28和共用板12的层叠结构体、在贯通 第一层间绝缘膜26，到达选择晶体管10的源极22的表面的贯通孔的侧壁内侧构成可变电 阻元件7的包括金属氧化膜的可变电阻体29、和包括金属电极膜的第一电极30，在其内侧 以柱状填充有成为中间选择线11的钨等金属材料31，与选择晶体管10的源极22连接。共用板12利用ρ型杂质扩散的ρ型多晶硅膜32形成，可变电阻体29侧的端部33 是η型杂质从贯通孔侧扩散而η型化的。由此，在共用板12的可变电阻体29侧的端部形 成有基于PN结的二极管8。从而，共用板12与二极管8的阳极电极一体化，另外，二极管8 的阴极电极与可变电阻元件7的第二电极一体化。构成存储器单元9的可变电阻元件7的 第二电极和二极管8利用第二层间绝缘膜28在Z方向上电绝缘分离。还有，构成可变电阻体29的金属氧化膜在Z方向上连续形成，但如后所述，初始化处理前为高阻抗状态，与第二 层间绝缘膜28对置的部分未被初始化，因此，可变电阻元件7在Z方向上分离多个而形成。另外，共用板12利用η型杂质扩散的η型多晶硅膜来形成也可。在这种情况下， 可变电阻体29侧的端部是ρ型杂质从贯通孔侧扩散而ρ型化的。从而，就二极管8来说， 极性与图2所示的等效电路反转，共用板12与二极管8的阴极电极一体化，另外，二极管8 的阳极电极与可变电阻元件7的第二电极一体化。以下，参照图6 图11，说明图5所示的三维存储器单元阵列1和选择晶体管10 的二维阵列2的制造工序。还有，图6 图10是将与图5相同的通过位线14的第一 YZ面、 和通过中间选择线11的第二 YZ面截断的剖面合成的复合剖面图。首先，如图6所示，在硅基板6上，通过通常的MOS晶体管形成工序来制作选择晶 体管10，通过通常的LSI制造工序，堆积第一层间绝缘膜26后，形成接触孔27，形成位线 14。在此，选择晶体管10在X方向及Y方向上分别形成多个。在X方向上邻接的选择晶体 管10的栅25相互连接而形成共通的字线13。另外，在Y方向上邻接的选择晶体管10的漏 极21与共同的位线14连接。在此，优选在选择晶体管10、字线13、接触孔27、位线14等的形成时，并行进行构 成外围回路的X解码器3、Y解码器4、和Z解码器5的MOS晶体管的形成或该晶体管之间 的连线，进而，还并行进行字线13和位线14、X解码器3和Y解码器4之间的连线。接着，如图7所示，在位线14形成后的二维阵列2上，交替地堆积多层SiO2等的 第二层间绝缘膜28和成为共用板12的ρ型多晶硅膜32。层间绝缘膜28的膜厚为50nm 500nm左右，多晶硅膜32的膜厚也为与50nm 500nm相同程度。多晶硅膜32中ρ型杂质 以IO18 102°/cm3左右掺杂，从而具有导电性。多晶硅膜32的层叠数最终为存储器单元9 的Z方向上的层叠数。在图7中，示出存储器单元9在Z方向上层叠4层的例子。在使二 极管8的极性反转的情况下，在该阶段下，代替ρ型多晶硅膜，堆积掺杂有η型杂质的η型 多晶硅膜。接着，如图8所示，通过公知的干式蚀刻等，形成贯通第二层间绝缘膜28和多晶硅 膜32的层叠结构体和第一层间绝缘膜26而到达选择晶体管10的源极22的表面的贯通孔 34。在此，贯通孔34的剖面形状优选圆形，但也可以为矩形。另外，优选贯通孔34的XY剖 面中的外周长在Z方向上不变化地均一地制作。在贯通孔34的形成后，通过离子注入或扩 散法，将与从露出在贯通孔34的侧面的多晶硅膜32的端面向多晶硅膜32内预先导入的杂 质相反的导电型的杂质以IO19 102°/cm3左右导入，形成相反极性的多晶硅膜33。在图8 所示的例子中，形成η型多晶硅膜33，在与ρ型多晶硅膜32的界面以环状形成的PN结的两 侧形成二极管8。其次，如图9所示，通过CVD(化学气相生长法)或ALD(原子层堆积法)等，在形成 二极管8后的贯通孔34的侧壁面堆积形成为可变电阻体29的金属氧化膜，然后，用RIE (反 应性离子蚀刻)除去在贯通孔34的底面堆积的金属氧化膜，使选择晶体管10的源极22的 表面露出。作为成为可变电阻体29的金属氧化物，例如，可以使用通过Co0、Ni0、Ta0x、Ti0x、 HfOx, ZrOx, AlOx, CuOx, NbOx等的电压施加，阻抗变化的公知的可变阻抗材料。金属氧化 物的成 膜方法如上所述，期望能够在CVD或ALD等的贯通孔34的侧壁面以各向同性成膜的化学成膜方法。但是，在NiO、CoO之类的ρ型的金属氧化物和TiOx、TaOx之类的η型的金属氧化物中，作为组合使用的电流控制元件的二极管8的最佳的结构不同。从稳定地运行 存储器单元9的方面来说，期望在NiO、CoO之类的ρ型的金属氧化物中，将多晶硅膜32设 为P型，将多晶硅膜33设为η型，在二极管8侧的电压比金属氧化膜侧高时，二极管8成为 正向偏压(forward bias)。另一方面，期望在TiOx、TaOx之类的η型的金属氧化物中，相 反地将多晶硅膜32设为η型，将多晶硅膜33设为ρ型。金属氧化物的膜厚越厚，写入动作 所需的电压值变高，因此，为了将该电压抑制为2V左右，金属氧化物的膜厚期望在约5nm 20nm的范围内。其次，如图10所示，在贯通孔34的形成有可变电阻体29的侧壁面形成成为可变 电阻元件7的第一电极的金属电极膜30。金属电极膜30的材料根据构成可变电阻体29的 金属氧化物为η型半导体还是ρ型半导体而改变。可变电阻体29为TiOx、TaOx之类的η 型半导体的情况下，作为金属电极膜30的材料，使用Pt或TiN之类的功函数大于4. 5eV的 金属，可变电阻体29为CoO、NiO之类的ρ型半导体的情况下，作为金属电极膜30的材料， 使用功函数小于4. 5eV的Ti或Ta之类的金属，形成为在构成金属电极膜30和可变电阻体 29的金属氧化物之间产生肖特基势垒的组合，由此作为可变电阻元件7，能够得到良好的 开关特性(高阻抗状态和低阻抗状态之间的阻抗状态的过渡特性)，从而期望。通过可变 电阻体29的金属氧化物和成为第一电极的金属电极膜30的上述组合，形成通过电压施加 而进行稳定的开关动作的可变电阻元件7。接着，在形成金属电极膜30后，通过CVD法，利 用钨等金属材料31填充在贯通孔34内残留的中空部分，形成包括从选择晶体管10的源极 22沿Z方向上升的柱状金属31的中间选择线11。图11是表示图10的存储器单元9的形成部位中的、后述的初始化后的可变电阻 体29的状态的要部放大图。在图11所示的剖面结构中，作为可变电阻体的金属氧化膜29 的厚度t、和层叠的二极管8之间的距离d(即，第二层间绝缘膜28的膜厚)的关系期望d > t。进而，金属氧化膜29在成膜最初的初始状态下为高阻抗状态，通过电压施加，从高阻 抗状态向低阻抗状态变化，因此，需要施加恒定的阈值电压以上的电压。通过设为(1> t， 可以设计为不会由于向第一电极的金属电极膜30和不同的层的共用板12之间施加的电压 而在不是工作对象的未选择的存储器单元的可变电阻元件中引起开关动作(阻抗状态过 渡)。由此，如图11所示，金属氧化膜29作为能够仅在与多晶硅膜33接触的部位，沿贯通 孔34的径向(在图11中为X方向)，进行开关工作的可变电阻体29a发挥作用，可以在不 与多晶硅膜33接触的部位29b中，在Z方向上显示作为绝缘体的性质，电方面分离层叠的 二极管8之间。其次，更详细地说明按上述要领制作的三维存储器单元阵列1和选择晶体管10的 二维阵列2的阵列结构。图12是选择晶体管10的二维阵列2的XY平面内中的设计图，分 别图示以二维矩阵状配置的多个选择晶体管10、字线13(栅25)、位线14、接触孔27、贯通 孔34、元件分离区域35、元件分离用虚设栅(dummy gate)36。如图12所示，形成选择晶体管10的漏极21、源极22、沟道区域23的活性区域通 过在Y方向上延伸的条纹状的元件分离区域35来在X方向上分离为多个而形成。为了便 于理解，向漏极21和源极22赋予阴影线，用虚线包围元件分离区域35。在Y方向上邻接的 选择晶体管10之间利用虚设栅36分别电方面分离源极22。S卩，在虚设栅36的下方的沟道区域23不形成反转层地向虚设栅36施加规定的电势(例如，接地电势)。另外，漏极21 在Y方向上邻接的选择晶体管10之间一体化，经由共同的接触孔27，与在Y方向上延伸的 相同位线14连接。在Y方向上邻接的两个选择晶体管10中，在一侧，漏极21之间连接而 一体化，在另一侧，各源极22经由虚设栅36电方面分离。就栅25和虚设栅36来说，在夹着漏极21形成的两根栅25的两侧夹着源极22形 成虚设栅36，分别在X方向上延伸。形成被两根栅25和两个元件分离区域35包围，并在Y 方向上邻接的两个选择晶体管10的漏极21，被一根栅25、一根虚设栅36、和两个元件分离 区域35包围，形成一个选择晶体管10的源极22。在漏极21上形成有用于与位线14连接 的接触孔27，在源极22上形成有贯通孔34。在贯通孔34的内部形成有环状的可变电阻体 29 (金属氧化膜)、环状的第一电极30 (金属电极膜)、由柱状金属形成的中间选择线11，但 在图12中省略图示。如图12所示，位线14以直线状沿Y方向延伸，因此，为了不与贯通孔 34接触，将相同选择晶体管10内的接触孔27和贯通孔34在X方向上错开而配置。
在图12中用一个点划线(粗线)包围的区域为一个选择晶体管10的专有区域， 与位于其上方的三维存储器单元阵列1的一个存储器单元9的XY平面内中的专有区域相寸。图13㈧ (C)分别表示分别通过图12所示A-A，线、B-B，线、C-C，线的三个YZ 平面中的剖面结构。在图13㈧中，示出四个选择晶体管10在Y方向上排列，在包括四根 柱状金属的中间选择线11的外周部形成的环状的可变电阻元件7和环状的二极管8的存 储器单元9在Y方向和Z方向上分别排列各四个的YZ平面中的剖面结构。如图13㈧所 示，四根中间选择线11分别与四个选择晶体管10的源极22连接。另外，在Y方向上邻接 的选择晶体管10的源极22之间利用虚设栅36来分离。在图13(B)中，示出四个选择晶体 管10在Y方向上排列，各个漏极21和在Y方向上延伸的位线14经由接触孔27连接的YZ 平面中的剖面结构。如图13(B)所示，在Y方向上邻接的选择晶体管10之间，漏极21连接 而一体化，共用接触孔27。在图13(C)中，示出四根栅25和两根虚设栅36在X方向上横跨 沿Y方向延伸的元件分离区域35的YZ平面中的剖面结构。图14㈧ (C)表示分别通过图12所示的D-D，线、E-E，线、F-F，线的三个XZ平 面中的剖面结构。在图14(A)中，示出四个选择晶体管10(未图示源极22)沿X方向排列， 在包括四根柱状金属的中间选择线11的外周部形成的环状的可变电阻元件7和环状的二 极管8的存储器单元9分别在X方向和Z方向上分别排列各四个的XZ平面中的剖面结构。 如图14㈧所示，四根中间选择线11分别与四个选择晶体管10的源极22连接。四根位线 14在四根中间选择线11的侧方相互沿X方向分离而沿Y方向延伸。另外，在X方向上邻接 的选择晶体管10的源极22之间利用元件分离区域35来分离。在图14(B)中，示出四个选 择晶体管10 (图示沟道区域23和栅25)沿X方向排列，共用板12沿Z方向层叠四层的XZ 平面中的剖面结构。如图14(B)所示，各选择晶体管10的栅25横跨元件分离区域35而相 互连接，形成一根字线13。在图14(C)中，示出四个选择晶体管10(图示漏极21)沿X方向 排列，共用板12沿Z方向排列四层的XZ平面中的剖面结构。如图14(C)所示，在X方向上 邻接的选择晶体管10的漏极21之间利用元件分离区域35来分离，各漏极21经由接触孔 27，与在Y方向上延伸的位线14分别连接。其次，参照图15(A) (E)，说明三维存储器单元阵列1的各层的共用板12、和与Z解码器5连接的信号配线40的连接方法。从各层的共用板12引出连接Z解码器5的配 线分别通过基于其他掩模图案的光刻及蚀刻工序来形成也可，但如图15所示，通过不依靠 光刻，而重新设定一片掩模图案，能够削减光刻的工序数。首先，如图15㈧所示，通过利用 光刻工序形成图案的抗蚀剂图案41使最上层的共用板12露出后，如图15(B) (D)所示， 依次进行基于抛光工序的抗蚀剂图案41的后退、基于干式蚀刻工序的层间绝缘膜28、和共 用板12的蚀刻，以台阶状使各层的共用板12露出。然后，如图15(E)所示，堆积绝缘膜42， 利用CMP (化学机械抛光)进行平坦化后，在绝缘膜42形成到达各层的共用板12的表面的 接触孔，填充与信号配线40连接的接触金属43。然后，通过通常的光刻及蚀刻工序，形成信 号配线40，与Z解码器5 (未图示)连接。图16中示出按上述要领制作的三维存储器单元阵列1和选择晶体管10的二维阵 列2的立体俯瞰图。在XY平面内以二维矩阵状排列的选择晶体管10的二维阵列2的上方 形成有三维存储器单元阵列1。在中间选择线11的柱状金属的共用板12的边界部分，自匹 配地形成有层叠的可变电阻元件7和二极管8。由此，能够以最少的光掩模片数形成1D1R 型存储器单元的三维存储器单元阵列。层叠的共用板12在三维存储器单元阵列1的端部 以台阶状加工，并从各层的共用板12引出与接触金属43和Z解码器5连接的信号配线40。其次，说明对按上述要领制作的三维存储器单元阵列1的各存储器单元的初始化 动作、向各存储器单元的数据的写入动作(设置动作和重设动作)、及自各存储器单元的数 据的读出动作。本发明装置中的上述各动作基本上与以二维矩阵状排列的已公知的1D1R型存储 器单元相同。即，因为本发明涉及能够不增加光掩模地实现以三维矩阵状排列了具备可变 电阻元件的双端子型存储器单元的三维存储器单元阵列的结构和制造方法。因此，上述各 动作基本上与以往相同，但在此，参照图17的表，沿本发明的三维存储器单元阵列结构，对 各动作，说明工作条件等的实施例。图17列举示出各动作中的、向选择位线、非选择字线、 选择字线、非选择字线、选择共用板、非选择共用板施加的电压条件。[初始化动作(成形)]在图5所示的存储器单元结构中，成为可变电阻体29的金属氧化物的大部分在成 膜时为接近绝缘膜的高阻抗状态的情况居多。尤其，在Co、Ni等的p型的金属的氧化物中， 通过通常的成膜方法来示出这样的倾向。使用了所述金属氧化物的可变电阻元件需要在通 常的写入动作前向可变电阻元件的两端施加比写入时的工作电压高的规定的电压，将可变 电阻体29变化为能够进行开关工作的状态，进行初始化。将该初始化动作通常称为成形。以下，关于作为可变电阻体29，使用了 Co氧化物的实施例进行叙述。在此，Co氧 化物为一氧化钴(CoO)，膜厚为lOnm。另外，在该实施例中，作为成为第一电极的金属电极 膜30，使用Ta。还有，在图17所示的各个电压条件中，设想了具备该实施例的可变电阻体 29和金属电极膜30的可变电阻元件7，示出的电压条件为一例，另外，若可变电阻元件7的 结构变化，则电压条件也应适当地调节。在初始化时，在图1的回路结构中，首先使用X解码器3和Y解码器4，分别选择字 线13和位线14，将与被选择的字线13和位线14连接的特定的选择晶体管10设为打开状 态，选择与成为了打开状态的选择晶体管10连接的中间选择线11。另外，使用Z解码器5， 选择共用板12。由此，选择在被选择的中间选择线11和共用板12之间形成的存储器单元9。图17的初始化动作的栏中示出向选择比特线、非选择字线、选择字线、非选择字 线、选择共用板、非选择共用板分别施加的电压条件的一例。经由被选择的中间选择线11 向被选择的存储器单元的可变电阻元件的一端施加选择位线电压，经由二极管向另一端施 加选择共用板电压。选择位线电压为0V，因此，向可变电阻元件的两端施加从选择共用板 电压减去二极管的电压降低量的电压。还有，该电压施加时间由被同时施加选择位线电压、 选择字线电压、及选择共用板电压的期间的长度来规定。在本实施例中，该电压施加时间为 ly S，在初始化时选择的可变电阻元件流过的电流为100 i! A以下的情况下，期望的初始化 结束。
还有，在初始化时，需要对三维存储器单元阵列1内的所有的存储器单元执行，因 此，例如，同时选择多个位线、字线、或共用板，选择多个存储器单元，同时进行初始化，重复 该多个存储器单元的初始化动作，对所有的存储器单元结束初始化也可。由此，能够缩短初 始化所需的总时间。图11中以示意性示出初始化后的可变电阻体29的状态。在作为可变电阻体的金 属氧化膜29中，只有与多晶硅膜33接触的部分被初始化，成为能够进行开关动作的区域 29a，这些能够进行开关工作的区域29a利用在纵向上未初始化的绝缘性区域29b来电方面 分离。[写入动作(设置动作和重设动作)]在图17的设置动作和重设动作的各栏中示出分别在设置动作和重设动作中，分 别对选择位线、非选择字线、选择字线、非选择字线、选择共用板、非选择共用板施加的电压 条件的一例。写入对象的存储器单元与初始化动作相同地，通过分别向选择位线、非选择字 线、选择字线、非选择字线、选择共用板、非选择共用板施加图17所示的工作电压来选择。 分别在设置动作和重设动作中，经由被选择的中间选择线向被选择的存储器单元的可变电 阻元件的一端施加选择位线电压，经由二极管向另一端施加选择共用板电压。选择位线电 压为0V，因此，向可变电阻元件的两端施加从选择共用板电压减去二极管的正向偏压状态 下的电压降低量的设置动作电压或重设动作电压。由此，在选择存储器单元的可变电阻元 件中，从选择共用板经由选择存储器单元、被选择的中间选择线、打开状态的选择晶体管、 选择位线的设置动作电流或重设动作电流流过。相对于此，与非选择字线连接的选择晶体管为打开状态，因此，与连接于打开状态 的选择晶体管的非选择的中间选择线连接的非选择存储器单元中不流过设置动作电流或 重设动作电流，因此，不引起设置动作和重设动作。另外，关于连接于与连接于选择字线的 打开状态的选择晶体管连接的中间选择线的非选择存储器单元，如下所述，不引起设置动 作和重设动作。在设置动作和重设动作中，非选择位线电压为与选择共用板电压相同的电 压，因此，经由打开状态的选择晶体管和中间选择线，与非选择位线电连接，向与选择共用 板连接的非选择存储器单元的两端不施加电压，不引起设置动作和重设动作。另外，分别在 设置动作和重设动作中，非选择共用板电压为与选择位线电压相同的电压，因此，经由打开 状态的选择晶体管和中间选择线与选择位线电连接，向与非选择共用板连接的非选择存储 器单元的两端不施加电压，不引起设置动作和重设动作。进而，分别在设置动作和重设动作 中，非选择位线成为比非选择共用板电压高的电压，因此，经由打开状态的选择晶体管和中间选择线与非选择位线电连接，向与非选择共用板连接的非选择存储器单元的二极管的两 端施加反向的偏压，不流过设置动作电流或重设动作电流，因此，不引起设置动作和重设动 作。在本实施例中，在设置动作时即选择存储器单元的可变电阻元件从高阻抗状态向 低阻抗状态过渡的情况下，将选择共用板电压设定为比设置动作的阈值电压高的电压的3V 左右，将选择字线电压设定为偏低的1. 8V，将选择晶体管的打开阻抗偏高设定，在可变电阻 元件低阻抗化后，限制流过存储器单元的电流量。另一方面，在重设动作时即选择存储器单 元的可变电阻元件从低阻抗状态向高阻抗状态过渡的情况下，流过可变电阻元件的电流方 向相同，但将选择字线电压设定为比设置动作时高的3V，将选择晶体管的打开阻抗偏低设 定，使可变电阻元件中低阻抗状态下的重设动作的阈值电流以上的工作电流流向选择存储 器单元地提高驱动电流，将选择共用板电压抑制为比设置动作低的1. 2V左右，由此在可变 电阻元件高阻抗化后，使向可变电阻元件的两端施加的电压不大于设置动作的阈值电压。 在上述施加电压条件中，能够在将写入电压的施加时间设为50ns以下，写入时选择的可变 电阻元件中流过的电流为100 y A以下的情况下完成期望的设置动作和重设动作。在本实 施例中，在设置动作和重设动作的期间，调节选择共用板电压，并且，调节选择位线电压，控 制选择存储器单元的打开阻抗，由此在设置动作和重设动作之间不变更流过可变电阻元件 的电流方向和写入电压施加时间的情况下实现两个写入动作。[读出动作]图17的读出动作的栏中示出在读出动作中，分别向选择位线、非选择字线、选择 字线、非选择字线、选择共用板、非选择共用板施加的电压条件的一例。读出对象的存储器 单元与初始化动作或写入动作相同地，通过分别向选择位线、非选择字线、选择字线、非选 择字线、选择共用板、非选择共用板施加图17所示的工作电压来选择。经由被选择的中间 选择线，向被选择的存储器单元的可变电阻元件的一端施加选择位线电压，经由二极管向 另一端施加选择共用板电压。选择位线电压为0V，因此，向可变电阻元件的两端施加从选择 共用板电压减去二极管的正向的偏压状态下的电压降低量的读出动作电压。由此，在选择 存储器单元的可变电阻元件中流过从选择共用板经由选择存储器单元、被选择的中间选择 线、打开状态的选择晶体管、选择位线的、对应于可变电阻元件的阻抗状态的读出电流。通 过利用在位线侧或共用板侧设置的电流检测回路检测该读出电流，判断可变电阻元件的阻 抗状态，因此，读出在存储器单元存储的数据。还有，需要使上述读出工作电压成为比对可变电阻元件进行设置动作或重设动作 的阈值电压低的电压地，使选择共用板电压比设置动作时或重设动作时充分地低，在本实 施例中，设定为0. 4V。进而，由于是正确的读出动作，因此，优选抑制为在与连接于选择位线 的打开状态的选择晶体管连接的非选择的中间选择线不流过无用的寄生电流。在本实施例 中，在非选择的中间选择线和与选择共用板连接的非选择存储器单元的二极管不由于来自 其他的存储器单元的干扰等而被施加正向偏压地将非选择位线电压设定为比选择共用板 电压略高，使无用的寄生电流不流过非选择的中间选择线。以上，对作为可变电阻体29使用Co氧化物，作为成为第一电极的金属电极膜30 使用Ta的实施例，示出电压施加条件或膜厚等具体的数值列，详细地说明初始化动作、写 入动作、及读出动作，但本发明在将具备可变电阻元件的双端子型的存储器单元以三维矩阵状排列的三维存储器单元阵列的立体的形状、配置、制作工序等上具有特征，不依赖于构 成可变电阻元件的材料，即使该材料变更，只要是双端子型的存储器单元具备可变电阻元 件的结构，就不会对本发明的本质产生任何变化，上述事实是显而易见的。〈第二实施方式〉其次，说明本发明装置的第二实施方式。在上述第一实施方式中，作为选择晶体管 示出了利用标准的平面型M0S晶体管构成的选择晶体管。在图3所示的连线结构的二维阵 列2中，若利用平面型M0S晶体管构成选择晶体管10，则如图5或图12所示，需要平面性配 置漏极21、源极22、栅25的各电极，并且，平面性分离形成连接漏极21和位线14的接触孔 27、和用于形成与源极22连接的中间选择线11的贯通孔34，导致一个选择晶体管10的专 有面积即三维存储器单元阵列内的一个XY平面内中的专有面积变大的问题。若针对该问 题，作为选择晶体管使用公知的立式的M0S晶体管，则能够更单纯化选择晶体管周围的连 线结构。图18是表示第二实施方式中的三维存储器单元阵列1和选择晶体管10的二维阵 列2的通过中间选择线11的YZ平面中的剖面结构的要部剖面图。在图18中，示出两个选 择晶体管10、与其连接的两根中间选择线11、和一根位线14、与该中间选择线11连接的Z 方向上排列多个的存储器单元9的剖面结构的一实施例。还有，示出在Z方向上层叠四层 存储器单元9的例子。另外，在图18中，为了便于说明的理解，对构成选择晶体管10的立 式M0S晶体管的各部标注与对应的第一实施方式中的平面型M0S晶体管的各部相同的符号 而进行说明。在选择晶体管10使用的M0S晶体管为栅25经由栅氧化膜24包围在Z方向上延 伸的柱状的沟道区域23的外周，在沟道区域23的上下个别地配置了源极22和漏极21的 立式M0S晶体管。在第二实施方式中，就选择晶体管10来说，与在X解码器3、Y解码器4、 Z解码器5等外围回路中使用的M0S晶体管不同地，通过公知的立式M0S晶体管的形成工序 来制作。在选择晶体管10的二维阵列2的上方形成的三维存储器单元阵列1的结构及制 造方法与第一实施方式相同，省略重复说明。图19中示出利用立式M0S晶体管构成的选择晶体管10的二维阵列2的XY平面 内中的设计。图19中分别图示以二维矩阵状配置的多个选择晶体管10的漏极21、沟道区 域23、栅氧化膜24、及字线13 (栅25)、位线14、元件分离区域35。图19中由一点划线(粗 线)包围的区域为一个选择晶体管10的专有区域，与位于其上方的三维存储器单元阵列1 的一个存储器单元9的XY平面内中的专有区域相等。与第一实施方式的图12所示的利用 平面型M0S晶体管构成的选择晶体管10的专有区域相比可知，能够减小面积。另外，图20的(A)、(B)中分别示出分别通过图19所示的A-A，线、B_B’线的两个 YZ平面中的剖面结构，图21的(A)、(B)中分别示出分别通过图19所示的C-C’线、D-D’线 的两个XZ平面中的剖面结构。如图19及图20所示，在硅基板6上，沿Y方向延伸的元件分离区域35沿X方向 排列多个，形成为条纹状，利用元件分离区域35分离的活性区域被注入杂质(例如n型的 杂质)，形成选择晶体管10的漏极21，并且，形成在Y方向上邻接的选择晶体管10的漏极 21相互连接的沿Y方向延伸的位线14。如图18、图19、图20(A)及图21(A)所示，在包括 杂质扩散区域的多个位线14上沿Y方向隔着一定间隔配置柱状的硅，形成沟道区域23。沟道区域23的上部的柱状的硅被注入与漏极21相同的导电型的杂质，形成选择晶体管10的 源极22。沟道区域23的外周被栅25经由栅氧化膜24包围。在X方向上邻接的栅25相互 连接，形成在X方向上延伸的字线13。如上所述，在硅基板6上构成利用沿X方向及Y方向 分别排列多个的立式M0S晶体管构成的选择晶体管10的二维阵列2。图22中示出按上述要领制作的三维存储器单元阵列1和选择晶体管10的二维阵 列2的立体俯瞰图。在XY平面内以二维矩阵状排列的选择晶体管10的二维阵列2的上方 形成有三维存储器单元阵列1这一点、及在中间选择线11的柱状金属的共用板12的边界 部分自匹配地形成有层叠的可变电阻元件7和二极管8这一点上与第一实施方式相同。进而，在第二实施方式中，使用与第一实施方式相同的三维存储器单元阵列1，因 此，在第一实施方式中说明的三维存储器单元阵列1的各层的共用板12、和与Z解码器5连 接的信号配线40的连接方法在第二实施方式中也可以同样适用。还有，关于字线13和X解码器3之间、及位线14禾P Y解码器4之间的连线，例如， 在选择晶体管10的形成后，同时进行X解码器3、Y解码器4、Z解码器5内的M0S晶体管之 间的连线也可，或同时进行Z解码器5和信号配线40之间的连线也可。〈第三实施方式〉其次，说明本发明装置的第三实施方式。在上述第一及第二实施方式中，作为双端 子型的存储器单元，设想1D1R型存储器单元来进行了说明，但图1所示的结构的本发明装 置在使用了 1R型存储器单元的情况下也可以实现。这是因为本发明的第一特征为，将三 维存储器单元阵列1和选择晶体管10的二维阵列2经由中间选择线11组合，由此仅利用共 用板12构成三维存储器单元阵列1的XY平面内存在的选择线，因此，在各层的二维存储器 单元阵列的形成时，不需要基于高价的最尖端曝光装置的光刻工序，能够将三维存储器单 元阵列1的制造成本抑制为廉价这一点，第二特征为，能够将用于从三维存储器单元阵列1 选择存储器单元的解码器处理分解为X解码器3、Y解码器4、和Z解码器5的三个解码器， 分别对一维排列的选择线(字线、位线、共用板)进行，能够利用简单的回路结构来实现这 一点，均与与存储器单元为1R型还是1D1R型无关。还有，在使用1R型存储器单元的情况下，不需要将电流控制元件形成于共用板12 的端部，因此，能够利用能够与可变电阻体29欧姆接触的杂质扩散的多晶硅膜以外的更低 阻抗的导电体形成共用板12。作为能够欧姆接触的可变电阻体29和共用板12的组合，例 如有Ti02、Ta205、Hf02之类的n型的金属氧化物和Ti、Ta等具有低的功函数值的金属的组合。在此，若利用能够与可变电阻体29肖特基接触的金属膜构成共用板12，则在可变 电阻体29的金属氧化膜和共用板12的金属膜的界面形成基于肖特基结的二极管，从而不 是形成1R型存储器单元，而是能够形成1D1R型存储器单元。作为形成基于肖特基结的二 极管的可变电阻体29的金属氧化膜和共用板12的金属膜的组合，例如有Ti02、Ta205、Hf02 之类的n型的金属氧化物和Pt、TiN等具有低的功函数值的金属的组合。在存储器单元为1R型和1D1R型的任意的情况下，在可变电阻体29的两端设置的 两个电极和可变电阻体29的界面中的接触均优选在一方的界面是欧姆接触，在另一方的 界面是非欧姆接触。作为第三实施方式，说明具备可变电阻体29的与一方的电极的界面为 欧姆接触，与另一方的电极的界面为非欧姆接触地形成的可变电阻体29的1R型存储器单元。还有，在以下的图23 图30中，为了便于说明的理解，对构成三维存储器单元阵列1 的各部标注与第一及第二实施方式中的对应的各部相同的符号而进行说明。首先，图23中示出使用1R型存储器单元构成的三维存储器单元阵列1的等效电 路图。图23(A)中示出三维存储器单元阵列1的XY平面内中的一层量的二维存储器单元 阵列la，图23 (B)中示出将二维存储器单元阵列la沿Z方向层叠多层的YZ平面内中的回 路结构。与使用图2所示的1D1R型存储器单元构成的三维存储器单元阵列1的等效电路 图相比，在各存储器单元9中，在二极管8的有无上相异，在1R型存储器单元中，共用板12 和可变电阻元件7直接连接，作为可变电阻元件7的一方的电极(第二电极)发挥功能。图24中示出一根中间选择线11、和在与该中间选择线11连接的Z方向上排列多 个的1R型存储器单元9的利用通过中间选择线11的YZ平面截断的剖面结构的一例。与 第一及第二实施方式相同地，存储器单元9在一层共用板12和一根中间选择线11的交叉 部位中，以圆环状形成于中间选择线11的外周。具体来说，各存储器单元9包括包括沿Z 方向贯通在一层的共用板12形成的贯通孔34的柱状金属31的中间选择线11 ；在其外周 以圆筒状形成的金属电极膜30 ；在金属电极膜30的外周以圆筒状形成的可变电阻体29 ； 共用板12。在第三实施方式中，金属电极膜30和共用板12分别成为可变电阻元件7的第 一电极及第二电极。在第三实施方式中，就共用板12来说，不使用多晶硅膜，使用在与可变电阻体29 的界面为非欧姆接触的金属膜37。作为一例，作为可变电阻体29，使用Ti02、Ta205、Hf02、 Zr02之类的成为n型半导体的金属氧化物的情况下，在共用板12中使用Pt或TiN等具有 低的功函数值的金属，作为可变电阻体29，使用NiO、CoO之类的成为p型半导体的金属氧 化物的情况下，在共用板12中使用Ti、Ta等具有高的功函数值的金属。另外，可变电阻体29在径向上，在膜中的氧缺损浓度上具有分布，划分为表示不 同的三个电性质的部位29c、29d、29e。部位29c与还原处理前的可变电阻体29相同，利用 氧缺损少的金属氧化物，显示绝缘体的性质。另一方面，部位29d为还原可变电阻体29而生 成的金属氧化物，包含大量的氧缺损，具有半导体或导电体的性质，在与金属电极膜30的 界面欧姆接触。金属电极膜30为比构成可变电阻体29的金属氧化物的金属容易氧化的金 属，通过与还原处理前的可变电阻体29接触，利用固相反应，从绝缘性的金属氧化物抽去 氧，与金属氧化物30接触的可变电阻体29的内周部分变化为金属氧化物29d。图25(A)及(B)是表示图24的存储器单元9的形成部位中的、第一实施方式中说 明的初始化处理前和初始化处理后的可变电阻体29的状态的要部放大图。通过上述还原 处理，在径向上，氧缺损浓度不同的两个金属氧化物29c、29d相互接触，向两端被第一及第 二电极(金属电极膜30和共用板12)夹持的双端子型的可变电阻元件7的两端施加比写 入时的工作电压高的规定的初始化电压的情况下，能够良好地进行开关动作(阻抗状态过 渡)的可变电阻元件7。即，通过向金属电极膜30和共用板12之间的初始化电压的施加， 位于其之间的金属氧化物29c变化为引起开关动作的金属氧化物29e。图25(B)表示通过 初始化处理，可变电阻元件7能够进行开关动作的状态。金属氧化物29e为通过初始化电 压的施加，形成有一定的氧缺损的状态。如图25⑶所示，具有导电性的金属氧化物29d与内侧的圆筒状的金属电极膜30 欧姆接触，进行活性的开关工作的金属氧化物29e与外侧的共用板12(金属膜37)非欧姆接触。在此，进行活性的开关工作的金属氧化物29e在Z方向上利用显示绝缘体的性质的 金属氧化物29c电方面分离，因此，1R型存储器单元9沿中间选择线11在Z方向上分离多 个而形成，形成为图23的等效电路图所示的三维阵列结构。其次，参照图26 图30，说明图24所示的结构的三维存储器单元阵列1的制造工 序。还有，图26 图30为与图24相同的通过中间选择线11的YZ平面截断的剖面图。首先，如图26所示，在按与第一实施方式相同的要领形成有二维阵列2 (未图示) 的硅基板6上的第一层间绝缘膜26上，交替地堆积成为Si02等的第二层间绝缘膜28和共 用板12的金属膜37 (例如，TiN)。层间绝缘膜28的膜厚为50nm 500nm左右，金属膜37 的膜厚也为与50nm 500nm相同的程度。金属膜37的层叠数为最终存储器单元9的Z方 向上的层叠数。在图26中，示出存储器单元9沿Z方向层叠四层的例子。接着，如图27所示，通过公知的光刻和干式蚀刻等，形成贯通第二层间绝缘膜28 和金属膜37的层叠结构体和第一层间绝缘膜26，到达硅基板6的表面(在图27的例子中， 构成二维阵列2的选择晶体管10的源极22的表面)的贯通孔34。各层的金属膜37露出 在贯通孔34的侧壁面。其次，如图28所示，在贯通孔34的侧壁面，利用CVD (化学气相生长法)或ALD (原 子层堆积法)等，堆积成为可变电阻体29的金属氧化膜，然后，通过RIE (反应性离子蚀刻) 除去在贯通孔34的底面堆积的金属氧化膜，使选择晶体管10的源极22的表面露出。可变 电阻元件7的活性区域形成于贯通孔34的侧壁面，因此，金属氧化膜的成膜优选能够在侧 壁面各向同性成膜的基于上述CVD或ALD的成膜。作为金属膜37，使用TiN的情况下，作为 金属氧化膜，使用Ti02、Ta205、Hf02、&02之类的成为n型半导体的金属氧化物。另外，作为 金属氧化膜，使用Ni0、Co0之类的成为p型半导体的金属氧化物的情况下，作为金属膜37， 使用Ti、Ta等金属。为了将写入及消去动作所需的电压值抑制为2V左右，期望金属氧化膜 的膜厚为约2nm lOnm的范围内。其次，如图29所示，在贯通孔34的形成有可变电阻体29的侧壁面形成成为可变 电阻元件7的第一电极的金属电极膜30。作为金属电极膜30，使用氧化性比成为可变电阻 体29的金属氧化膜高的金属电极膜。例如，作为金属氧化膜，使用Ti02、Ta205、Hf02、&02等 的金属氧化物的情况下，若作为金属电极膜30使用Ti，则与金属电极膜30接触的可变电阻 体29的氧的一部分通过与金属电极膜30之间的固相反应而被抽去，在可变电阻体29的与 金属电极膜30的界面区域中，氧缺损多，形成具有导电性的金属氧化物29d，在金属氧化物 29d和金属电极膜30之间形成欧姆接触。其次，如图30所示，在形成金属电极膜30后，利用CVD法，利用钨等金属材料31， 填充在贯通孔34内残留的中空部分，形成包括从选择晶体管10的源极22沿Z方向上升的 柱状金属31的中间选择线11。柱状金属31形成为在钨外周面和金属电极膜30之间设置 有TiN的两层结构也可。最后，若向共用板12和中间选择线11之间施加规定的初始化电压，则如图25所 示，夹在共用板12和中间选择线11的绝缘性的金属氧化物29c变化为引起开关工作的金 属氧化物29e。还有，在上述可变电阻体29的金属氧化物中，根据金属氧化物，初始化电压 为约3V 5V的范围，其施加时间为ly秒 几m秒的范围，完成初始化处理。〈第四实施方式〉
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其次，说明本发明装置的第四实施方式。说明与图23所示的三维存储器单元阵列 1中使用的1R型存储器单元9的第三实施例不同的结构例。还有，在以下的图31 图34 中，为了说明的理解，对构成三维存储器单元阵列1的各部标注与第一 第三实施方式中 对应的各部相同的符号而进行说明。图31中示出一根中间选择线11、和与该中间选择线11连接的沿Z方向排列多个 的1R型存储器单元9的利用通过中间选择线11的YZ平面截断的剖面结构的其他实施例。 与第一 第三实施方式相同地，存储器单元9在一层共用板12和一根中间选择线11的交 叉部位以圆环状形成于中间选择线11的外周。具体来说，根据存储器单元9包括包括沿 Z方向贯通在一层的共用板12形成的贯通孔34的柱状金属31的中间选择线11 ；在其外周 以圆筒状形成的金属电极膜30 ；与金属电极膜30的外周接触，以圆环状形成的包括金属氧 化物的可变电阻体29 ；共用板12。在第四实施方式中，就可变电阻体29来说，将在共用板 12的贯通孔34的内壁面露出的圆环状的端缘部氧化而形成，金属电极膜30和共用板12分 别成为可变电阻元件7的第一电极及第二电极。在第四实施方式中，可变电阻体29利用与共用板12交替地沿Z方向层叠的层间 绝缘膜28，与共用板12相同地沿Z方向分离而形成。这一点与可变电阻体29在金属电极 膜30的外周以圆筒状形成，在Z方向上未物理性分离的第三实施方式不同。可变电阻体 29的基于层间绝缘膜28的分离是通过如上所述地氧化共用板12的圆环状的端缘部，形成 可变电阻体29来实现。可变电阻体29的金属氧化物是氧化共用板12的一部分而成的，因 此，可变电阻体29和共用板12之间的氧浓度的变化不是急剧，其界面成为欧姆接合的情况 居多，可变电阻体29和共用板12之间为欧姆接合的情况下，将可变电阻体29和金属电极 膜30之间的界面设为非欧姆接合，金属电极膜30侧的界面形成为阻抗变化发生的区域。在第四实施方式中，在可变电阻体29的金属电极膜30侧形成发生阻抗变化的区 域，将共用板12侧的界面设为欧姆接合，但可变电阻体29整体利用层间绝缘膜28沿Z方 向物理性分离，因此，没有问题。相对于此，在第三实施方式中，将可变电阻体29的共用板 12侧的界面设为阻抗变化发生的区域，该区域利用显示绝缘体的性质的氧缺损少的金属氧 化物29c沿Z方向分离，因此，即使可变电阻体29的金属电极膜30侧的界面为欧姆接合， 在Z方向上不分离，也没有问题。其次，参照图32 图36，说明图31所示的结构的三维存储器单元阵列1的制造工 序。还有，图32 图34是与图31相同的通过中间选择线11的YZ平面截断的剖面图。首先，如图32所示，在按与第一及第三实施方式相同的要领形成有二维阵列2 (未 图示)的硅基板6上的第一层间绝缘膜26上，交替地堆积多层Si02等的第二层间绝缘膜28 和成为共用板12的金属膜37。作为金属膜37，使用通过氧化成为可变电阻体的金属。例 如，知道TiN或W通过氧化成为作为可变电阻体的金属氧化物，另外，能够通过现有的CMOS 制造工序来形成。层间绝缘膜28的膜厚为50nm 500nm左右，金属膜37的膜厚也为与 50nm 500nm相同的程度。金属膜37的层叠数为最终存储器单元9的Z方向上的层叠数。 在图32中，示出存储器单元9沿Z方向层叠四层的例子。接着，如图32所示，通过公知的光刻和干式蚀刻等，形成贯通第二层间绝缘膜28 和金属膜37的层叠结构体和第一层间绝缘膜26，到达硅基板6的表面(在图32的例子中， 构成二维阵列2的选择晶体管10的源极22的表面)的贯通孔34。各层的金属膜37露出在贯通孔34的侧壁面。其次，如图33所示，将在贯通孔34的侧壁面露出的金属膜37氧化。该氧化可以通过现有的半导体制造工序的氧化装置、例如基于灯照射的急速氧化、等离子体氧化等、臭 氧氧化来实现。通过将在金属膜37的贯通孔34的侧壁面露出的环状的端缘部氧化，形成 圆环状的金属氧化物的可变电阻体29。金属膜37为TiN或W的情况下，可变电阻体29的 金属氧化物成为TiOx或WOx。其次，如图34所示，在形成可变电阻体29后的贯通孔34的侧壁面堆积成为可变 电阻元件7的第一电极的金属电极膜30，进而，利用金属材料31填充贯通孔34的内部。可 变电阻体29为TiOx或WOx的情况下，若作为金属电极膜30使用TiN，则作为可变电阻元 件，得到良好的开关特性。即，可变电阻体29和金属电极膜30的界面成为非欧姆接合。作 为金属电极膜30，除了 TiN以外，Pt也得到相等或其以上的开关特性。作为在贯通孔34的 内部填充的金属材料31，与第三实施方式相同地，利用CVD法，填充钨等也可。由此，形成包 括从选择晶体管10的源极22沿Z方向上升的柱状的金属材料31的中间选择线11。〈第五实施方式〉其次，说明本发明装置的第五实施方式。在上述第一及第二实施方式中，作为构成 IDlR型存储器单元的二极管，设想了利用基于PN结或肖特基结的二极管，阻抗在正向偏压 时和反向偏压时相差几位数的元件。即，对存储器单元的初始化动作、数据的写入动作(设 置动作和重设动作)、及数据的读出动作的各动作中，在存储器单元流过的电流的方向限制 为二极管的正向，因此，就数据的写入动作来说，需要在设置动作和重设动作中进行将向可 变电阻元件的两端施加的电压设为相同极性的双极工作。可是，利用可变电阻元件和二极管等电流限制元件的串联回路构成存储器单元的 理由如下所述，即利用IR型存储器单元构成了交叉点型存储器单元阵列的情况下，排除 经由非选择存储器单元产生的寄生电流的影响。从而，作为构成IDlR型存储器单元的电流 限制元件，可以不是阻抗在正向偏压时和反向偏压时相差几位数的元件，也可以使用在正 负两极性上，在恒定的阈值电压以上的偏压时，电流流过的双向型的电流限制元件。作为所 述双向型的电流限制元件，可以使用图35所示的通过反向偏压，具有击穿电压的齐纳二极 管或具有双肖特基结构的二极管。串联连接该双向型的电流限制元件、和在设置动作和重 设动作中，将向可变电阻元件的两端施加的电压设为相反极性的双极动作中能够写入的可 变电阻元件，构成存储器单元，例如，在电流限制元件为相反方向偏压时，击穿电压以上的 偏压向电流限制元件施加的电压施加条件下，进行设置动作和重设动作的一方，由此能够 控制双极开关工作。作为可变电阻体29，使用一氧化钴(CoO)，作为成为第一电极的金属电极膜30，使 用了 Ta的可变电阻元件还能够进行双极开关工作，在这种情况下，在图36的设置动作和重 设动作的各栏所示的电压条件下，能够进行双极开关工作。在图36所示的电压条件下，在 电流限制元件为相反方向偏压时进行设置动作。进而，在使用了双向型的电流限制元件的 情况下，还能够进行反向偏压下的初始化动作，在图36所示的初始化动作的栏所示的电压 条件下能够进行初始化。另外，就图35所示的双向型的电流限制元件来说，还可以利用由电极金属夹持了 绝缘膜的MIM型的沟道元件来形成。若使沟道元件的两端的电极之间流过的电流成为富勒 诺尔德哈姆型的沟道电流地调节沟道势垒和沟道膜厚，则相对于向电极之间施加的电 压，得到非线形的电压、电流特性，能够形成具备与图35所示的电流电压特性相等的特性 的双向型电流限制元件。参照图37，说明作为构成1D1R型存储器单元的电流限制元件，使用了双向型的 MIM型的沟道元件的情况的结构例。还有，在以下的图37中，为了便于说明的理解，对构成 三维存储器单元阵列1的各部标注与第一 第三实施方式中的对应的各部相同的符号而 进行说明。在图37所示的结构例中，在图24所示的第三实施方式的1R型存储器单元中的可 变电阻体29、和金属膜37和层间绝缘膜28的层叠结构上开口的贯通孔34(参照图27)的 侧壁面(即金属膜37和层间绝缘膜28的该侧壁面侧的各端面)之间插入成为MIM型沟道 元件的沟道绝缘膜44。在此，可变电阻体29与上述第三实施方式相同地设为包含氧缺损 的环状的金属氧化物，使其内周侧的氧缺损浓度比外周侧高。还有，该金属氧化物的膜中的 氧缺损成为导电性的原因。在本结构中，MIM型的沟道元件将可变电阻体29作为一方的电 极，将金属膜37作为另一方的电极，利用该两个电极和被这些电极夹持的沟道绝缘膜44来 构成。沟道绝缘膜44使用尽量以化学计量的组成形成Hf02、A1203、Ti02等的金属氧化物， 并使用氧缺损少的条件下成膜的沟道绝缘膜。沟道绝缘膜44的厚度为2nm lOnm，期望的 工作电压施加的条件下，富勒 诺尔德哈姆型(7 7 々， 7 >卜“m A型)的沟道电流 流过地构成。其次，说明图37所示的结构的三维存储器单元阵列1的制造方法。如上所述，图 37所示的结构的三维存储器单元阵列1是在图24所示的第三实施方式的1R型存储器单 元追加了沟道绝缘膜44而构成的，因此，参照表示第三实施方式的三维存储器单元阵列1 的制造工序的图27的情况下，在形成了图27所示的贯通孔34后，利用能够均一地成膜的 堆积法，在贯通孔34的侧壁面、ALD等的侧壁将沟道绝缘膜44成膜后，将可变电阻体29成 膜，利用RIE等各向异性蚀刻，除去在贯通孔34的底部堆积的可变电阻体29和沟道绝缘膜 44。以下，与第三实施方式相同地，将金属电极膜30和柱状金属31成膜，填充贯通孔34。 还有，关于金属膜37、可变电阻体29、金属电极膜30、柱状金属31等的材料及形成方法等， 与第三实施方式相同，因此，省略重复说明。〈第六实施方式〉其次，说明本发明装置的第六实施方式。参照图38，说明作为构成1D1R型存储器 单元的电流限制元件，使用了双向型的MIM型沟道元件的情况的其他结构例。还有，在以下 的图38中，为了便于说明的理解，对构成三维存储器单元阵列1的各部标注与第一 第五 实施方式中的对应的各部相同的符号而进行说明。在第五实施方式中，对第三实施方式的1R型存储器单元，在可变电阻体29和金属 膜37之间插入沟道绝缘膜44，构成了双向型的电流限制元件，但在第六实施方式中，对图 31所示的第四实施方式的1R型存储器单元，在可变电阻体29和金属电极膜30之间插入沟 道绝缘膜44，构成双向型的电流限制元件。即，在图38所示的结构例中，在金属膜37和层 间绝缘膜28的层叠结构上开口的贯通孔34的氧化处理后的侧壁面(即可变电阻体29和层 间绝缘膜28的该侧壁面侧的各端面(参照图33))、和金属电极膜30之间插入有成为MIM 型沟道元件的沟道绝缘膜44。在本结构中，就MIM型沟道元件来说，将可变电阻体29作为一方的电极，将金属电极膜30作为另一方的电极，利用该两个电极和被这些电极夹持的沟道绝缘膜44来构成。沟道绝缘膜44使用尽量以化学计量的组成形成Hf02、Al203、Ti02等的 金属氧化物，并使用氧缺损少的条件下成膜的沟道绝缘膜。沟道绝缘膜44的厚度为2nm lOnm，期望的工作电压施加的条件下，富勒·诺尔德哈姆型的沟道电流流过地构成。其次，说明图38所示的三维存储器单元阵列1的制造方法。如上所述，图38所示 的结构的三维存储器单元阵列1是在图31所示的第四实施方式的IR型存储器单元追加了 沟道绝缘膜44而构成的，因此，参照表示第四实施方式的三维存储器单元阵列1的制造工 序的图32及图33的情况下，将在图32所示的贯通孔34的侧壁面露出的金属膜37氧化， 如图33所示，形成了上下夹在层间绝缘膜28的可变电阻体29后，利用能够均一地成膜的 堆积法，在贯通孔34的侧壁面、ALD等的侧壁将沟道绝缘膜44成膜，利用RIE等各向异性 蚀刻，除去在贯通孔34的底部堆积的沟道绝缘膜44。以下，与第四实施方式相同地，将金 属电极膜30和柱状金属31成膜，填充贯通孔34。还有，关于金属膜37、可变电阻体29、金 属电极膜30、柱状金属31等的材料及形成方法等，与第四实施方式相同，因此，省略重复说 明。另外，还优选与上述第三或第五实施方式相同地，将可变电阻体29设为包含氧缺损的 环状的金属氧化物，使膜中的氧缺损成为导电性的原因。其次，说明本发明装置的其他实施方式。(1)还优选在上述第一及第二实施方式中，在多晶硅膜33和可变电阻体29的界面 形成非欧姆接合，在可变电阻体29的与多晶硅膜33的界面侧形成阻抗变化的区域的情况 下，为了将可变电阻体29的与金属电极膜30的界面可靠地欧姆接合，将金属电极膜30设 为氧化性比可变电阻体29的金属氧化膜高的材料，与第三实施方式相同地，在径向上设置 氧缺损浓度的分布。(2)在上述第一及第二实施方式中，在图8所示的二极管8的形成工序中，代替导 入相反导电型的杂质，形成PN结的工序，在贯通孔34的侧壁露出的多晶硅膜32的端面有 选择地形成金属或金属硅化物，在该金属或金属硅化物和多晶硅膜32的界面形成肖特基 结也可。在以环状形成的肖特基结的两侧形成二极管8。在多晶硅膜32的端面有选择地 形成金属或金属硅化物时，可以利用公知的选择硅化物法(通常称为自我对准金属矽化结 构(SALICIDE))来进行。例如，在杂质浓度为1018/cm3以下左右的ρ型或η型多晶硅堆积 Ni或Co，通过灯加热，在与多晶硅接触的面使Ni或Co和硅反应，除去未反应的金属，由此 能够自匹配地制作硅化物。在P型多晶硅的情况下，Ti硅化物形成肖特基势垒，在η型多 晶硅的情况下，Pt硅化物也形成肖特基势垒，但Ni及Co的功函数为中间，能够对ρ型、η型 的双方的多晶硅形成肖特基势垒，因此，工序上容易。在此，在ρ型多晶硅膜32的端面形成Ti硅化物，形成基于肖特基结的二极管8，作 为成为可变电阻体29的金属氧化物，使用了 Ti02、HfO2, Ta2O5等η型的金属氧化物的情况 下，可变电阻体29和Ti硅化物的界面成为欧姆接合，因此，金属电极膜30期望与可变电阻 体29的界面成为非欧姆接合的金属。作为金属电极膜30，例如，与第四实施方式相同地，使 用TiN，由此作为可变电阻元件，得到良好的开关特性。(3)在上述各实施方式中，作为选择晶体管10，设想η型MOS晶体管而进行了说 明，但选择晶体管10可以为P型MOS晶体管。另外，不是MOS晶体管，也可以利用双极晶体 管来构成。
(4)图4中例示的X解码器3、Y解码器4、和Z解码器5的逻辑回路结构为设想了 图17所示的电压施加条件的情况的一例，在写入动作中使用双极开关动作的情况等下，根 据需要，适当地变更回路结构即可。(5)在上述各实施方式中，设想了各选择晶体管10分别在X方向及Y方向上以直 线状排列多个的情况，但就将选择晶体管10沿X方向及Y方向重复排列的方法来说，使朝 向交替地反转，或将位置交替地略微错开的同时排列也可。在这种情况下，使贯通孔34分 别在X方向及Y方向上不以直线状排列，例如，以“之”形状曲折配置也无妨。进而，字线13 或位线14也未必一定以直线状延伸，以Z形状曲折形成也无妨。本发明的非易失性半导体存储装置及其制造方法可以利用于包括具备非易失性 的可变电阻元件的双端子型的存储器单元在相互正交的第一方向、第二方向、及第三方向 上分别以三维矩阵状配置的三维存储器单元阵列的非易失性半导体存储装置。
权利要求
一种非易失性半导体存储装置，其特征在于，具有三维存储器单元阵列，其分别在相互正交的第一方向、第二方向及第三方向上以三维矩阵状配置有多个双端子型存储器单元，该双端子型存储器单元具有通过电压施加而使阻抗特性变化的非易失性的可变电阻元件，利用在所述第一方向及所述第二方向上平面性扩张的平板状的导电体或半导体形成的平板电极隔着层间绝缘膜在所述第三方向上层叠有两层以上，在所述平板电极的各层形成有多个沿所述第三方向贯通层叠的两层以上的所述平板电极和其间的所述层间绝缘膜的贯通孔，利用在所述第三方向上延伸的柱状的导电体形成的每一个柱状电极在所述贯通孔内不与所述平板电极接触地贯通，夹于一层的所述平板电极与一根所述柱状电极的环状部形成为一个一个地对应于所述存储器单元，成为所述可变电阻元件的可变阻抗材料分别在所述环状部以环状形成，所述环状的可变阻抗材料的外周面与所述平板电极电连接，内周面与所述柱状电极电连接，所述可变电阻元件形成于每一个所述存储器单元，在所述第三方向的相同位置配置的多个所述存储器单元经由所述平板电极相互地连接，配置于所述第一方向和所述第二方向的各自的相同位置的多个所述存储器单元经由所述柱状电极相互连接，在各个所述环状部中，在所述可变阻抗材料的外周面或内周面的一侧中形成有成为肖特基结的界面，所述可变阻抗材料中位于所述环状部内的至少所述肖特基结侧的一部分在所述第三方向上分离而形成。
2.根据权利要求1所述的非易失性半导体存储装置，其中，所述贯通孔分别在所述第一方向及所述第二方向上以二维矩阵状配置有多个。
3.根据权利要求1所述的非易失性半导体存储装置，其中，所述可变阻抗材料的位于所述环状部内的至少所述肖特基结侧的一部分隔着利用与 所述可变阻抗材料相同的材料构成的非活性化区域，在所述第三方向上分离。
4.根据权利要求1 3中任一项所述非易失性半导体存储装置，其中，所述存储器单元是将所述可变电阻元件和双端子型的电流控制元件串联连接而构成的，所述电流控制元件作为基于多晶硅的PN结、多晶硅与金属或金属硅化物的肖特基结 或者金属氧化物半导体和金属的肖特基结的二极管，以环状形成于所述环状的可变阻抗材 料的外周。
5.根据权利要求4所述的非易失性半导体存储装置，其中，所述平板电极的与所述环状的可变阻抗材料接触的环状的端缘部分和除了所述环状 的端缘部分的主体部分中的一方为使P型或Π型的杂质扩散的多晶硅，另一方为使相反的 导电型的杂质扩散的多晶硅，在其界面以环状形成有PN结。
6.根据权利要求4所述的非易失性半导体存储装置，其中，所述平板电极的除了与所述环状的可变阻抗材料接触的环状的端缘部分的主体部分 为使P型或η型的杂质扩散的多晶硅，在所述环状的端缘部分形成有金属或金属硅化物，在所述多晶硅和所述金属或金属硅化物的界面以环状形成有肖特基结。
7.根据权利要求1 3中任一项所述的非易失性半导体存储装置，其中，所述环状的可变阻抗材料为金属氧化物，所述金属氧化物在环的径向上具有氧缺损浓 度的分布，外周侧的氧缺损浓度比内周侧的氧缺损浓度低。
8.根据权利要求1 3中任一项所述的非易失性半导体存储装置，其中，所述存储器单元是串联连接所述可变电阻元件和双端子型且双向型的电流控制元件 而构成的，在所述环状的可变阻抗材料的外周面和所述平板电极的边界部分以环状插入有沟道 绝缘膜，从而形成有所述沟道绝缘膜夹在所述可变阻抗材料与所述平板电极的结构的所述 电流控制元件，所述环状的可变阻抗材料为金属氧化物，所述金属氧化物在环的径向上具有氧缺损浓 度的分布，外周侧的氧缺损浓度比内周侧的氧缺损浓度低。
9.根据权利要求1所述的非易失性半导体存储装置，其中，所述可变阻抗材料的位于所述环状部内的至少所述肖特基结侧的一部分隔着所述层 间绝缘膜，在所述第三方向上分离。
10.根据权利要求1、2及9中任一项所述的非易失性半导体存储装置，其中，所述平板电极利用金属导电体构成，所述环状的可变阻抗材料为金属氧化物，所述金属氧化物为构成所述平板电极的导电 材料的氧化物。
11.根据权利要求10所述的非易失性半导体存储装置，其中，所述存储器单元是将所述可变电阻元件和双端子型且双向型的电流控制元件串联连 接而构成的，在所述环状的可变阻抗材料的内周面和所述柱状电极的边界部分以环状插入有沟道 绝缘膜，从而形成有所述沟道绝缘膜夹在所述可变阻抗材料和所述柱状电极的结构的所述 电流控制元件。
12.根据权利要求1 3及9中任一项所述的非易失性半导体存储装置，其中，所述环状的可变阻抗材料为金属氧化物，作为所述金属氧化物使用选自Ni、Co、Ti、Ta、 Hf、Cu、Zr、Al及Nb中的一种元素的氧化物。
13.一种非易失性半导体存储装置的制造方法，其中，所述非易失性半导体存储装置具有三维存储器单元阵列，其分别在相互正交的第一 方向、第二方向及第三方向上以三维矩阵状配置有多个双端子型存储器单元，该双端子型 存储器单元具有通过电压施加而使阻抗特性变化的非易失性的可变电阻元件，形成所述三维存储器单元阵列的工序包括在规定的基板上，在与所述基板表面正交的所述第三方向上将层间绝缘膜与包括导电 体或半导体的平板电极交替地层叠多次而形成多层膜结构的工序，形成贯通孔的工序，其中，所述贯通孔沿所述第三方向贯通所述多层膜结构且分别在 所述第一方向和所述第二方向上以二维矩阵状配置有多个，在所述贯通孔的侧壁面以环状形成成为所述可变电阻元件的可变阻抗材料的工序，形成在所述贯通孔的内部填充导电体而在所述第三方向上延伸的柱状电极的工序；其中 在夹于一层所述平板电极与一根所述柱状电极的环状部一个一个地形成有所述存储 器单元，通过以环状形成所述可变阻抗材料的工序和形成所述柱状电极的工序，在各个所述环 状部中，在所述可变阻抗材料的外周面或内周面的一方形成有成为肖特基结的界面，进而，具有为了将所述可变阻抗材料的所述环状部内的至少所述肖特基结侧的一部 分沿所述第三方向分离，对所述环状部内的所述可变阻抗材料，将高阻抗状态的阻抗特性 初始化为能够开关工作的工序。
14.根据权利要求13所述的非易失性半导体存储装置的制造方法，其中，在形成所述多层膜结构的工序中，交替地堆积多次成为所述平板电极的使P型或η型 的杂质扩散的多晶硅层和所述层间绝缘膜，从而形成所述多层膜结构，在形成所述贯通孔的工序后，分别在所述贯通孔的侧壁面露出的多个所述多晶硅层的 环状的端部以环状形成具有PN结或肖特基结的二极管，在以环状形成所述可变阻抗材料的工序中，在形成了所述二极管后的所述贯通孔的侧 壁面以环状的膜状且外侧面与所述二极管的内侧面接触地形成所述可变阻抗材料，除去了在所述贯通孔的底部堆积的所述可变阻抗材料后，执行形成所述柱状电极的工序。
15.根据权利要求14所述的非易失性半导体存储装置的制造方法，其中，在以环状形成所述二极管的工序中，使与在所述多晶硅层预先扩散的杂质相反的导电 型的杂质从在所述贯通孔的侧壁面露出的多个所述多晶硅层的环状的端面扩散，从而以环 状形成具有PN结的二极管。
16.根据权利要求14所述的非易失性半导体存储装置的制造方法，其中，在以环状形成所述二极管的工序中，在所述贯通孔的侧壁面露出的多个所述多晶硅层 的环状的端面自匹配地形成硅化物，在所述多晶硅层和所述硅化物的界面以环状形成具有 肖特基结的二极管。
17.根据权利要求14 16中任一项所述的非易失性半导体存储装置的制造方法，其中，在以环状形成所述可变阻抗材料的工序中，形成在所述贯通孔的侧壁面内接的包括金 属氧化物的所述可变阻抗材料的环状膜，与所述可变阻抗材料的环状膜的内侧壁面接触地 形成比所述金属氧化物容易氧化的金属，利用固相反应，还原所述金属氧化物的内周侧表 面，使内周侧的所述金属氧化物的氧缺损浓度比外周侧高。
18.一种非易失性半导体存储装置的制造方法，其中，所述非易失性半导体存储装置具有三维存储器单元阵列，其分别在相互正交的第一方 向、第二方向及第三方向上以三维矩阵状配置有多个双端子型存储器单元，该双端子型存 储器单元具有通过电压施加而使阻抗特性变化的非易失性的可变电阻元件， 形成所述三维存储器单元阵列的工序包括在规定的基板上，在与所述基板表面正交的所述第三方向上将层间绝缘膜和包括规定 的金属材料的平板电极交替地层叠多次而形成多层膜结构的工序，形成贯通孔的工序，所述贯通孔沿所述第三方向贯通所述多层膜结构且分别在所述第一方向和所述第二方向上以二维矩阵状配置有多个，在所述贯通孔的侧壁面以环状形成成为所述可变电阻元件的可变阻抗材料的工序，形成在所述贯通孔的内部填充导电体而在所述第三方向上延伸的柱状电极的工序； 在以环状形成所述可变阻抗材料的工序中，从所述贯通孔侧氧化在所述贯通孔的侧壁 面露出的多个所述平板电极的所述金属材料，将金属氧化物的所述可变阻抗材料形成于所 述贯通孔的侧壁面的外周侧，在各个所述环状部中，在所述可变阻抗材料的外周面或内周面的一方形成有成为肖特 基结的界面，在夹于一层所述平板电极与一根所述柱状电极的环状部一个一个地形成有所 述存储器单元。
全文摘要
本发明提供具备大容量且能够廉价地制作的三维存储器单元阵列的非易失性半导体存储装置。在具备可变电阻元件的双端子型存储器单元的三维存储器单元阵列(1)中，在Z方向上邻接的存储器单元的各一端与分别在X及Y方向上配置多个，且在Z方向上延伸的中间选择线的一个连接，Z方向的相同位置的各存储器单元的另一端与在Z方向上配置多个的第三选择线的一个共通地连接，选择晶体管分别在X及Y方向上配置多个的二维阵列(2)与存储器单元阵列(1)在Z方向上邻接，在X方向上邻接的多个选择晶体管的栅与第一选择线共通地连接，在Y方向上邻接的多个选择晶体管的漏极与第二选择线共通地连接，多个选择晶体管的源极与中间选择线个别地连接，第一选择线与X解码器连接，第二选择线与Y解码器连接，第三选择线与Z解码器连接。
文档编号H01L45/00GK101847647SQ20101012641
公开日2010年9月29日 申请日期2010年2月24日 优先权日2009年2月27日
发明者太田佳似, 田渊良志明, 粟屋信义 申请人:夏普株式会社