专利名称：集成电路结构的制作方法
技术领域：
本发明涉及半导体元件的制造方法，更特别涉及通孔结构及形成其的通孔蚀刻工 艺。
背景技术：
集成电路的操作速度一般受芯片上相隔最远且相连的组件之间的距离影响。因 为层间的垂直距离远小于单层的芯片宽度，三维结构的电路设计可明显减少芯片上组件的 连接距离。如此一来，垂直堆叠芯片可增加整体芯片速度。用以形成堆叠的方法之一为芯 片接合，接合含有集成电路于其上的两个或多个半导体晶片。上述晶片的接合方式一般为 直接接合其外层氧化层，或施加粘着剂至层间介电层。之后将接合的晶片堆叠进行切割工 艺以形成独立的晶粒堆叠，且每一晶粒堆叠均具有多层的集成电路。晶片堆叠除了可增加 三维电路的速度外，还有其他优点如改善参数、降低成本、并增加芯片系统(SoC)的集成程 度。为了将不同组件整合至晶粒堆叠，需在垂直的层状结构之间形成导体以电性连接组件。常见于半导体工艺的通孔，可提供半导体元件中一或多层的导电材料之间的电性 耦合。近来发展的穿透硅通孔(TSV)可克服公知晶片接合的限制，特别是在需要较佳性能 及较高密度等不适于采用公知晶片接合工艺的元件中。TSV可在Z轴方向形成内连线，因此 缩短了内连线的长度。通过自基板正面延伸至基板背面的通孔，可形成穿透晶片或基板的 内连线。TSV亦可应用于晶片堆叠的内连线、晶粒堆叠、及/或上述的组合。然而TSV技术仍有部分问题待克服。一般来说，通孔的深宽比过高(基板厚度或 通孔深度远高于通孔直径)。形成通孔的公知方法可能会形成不良的底切于半导体的层状 结构中，比如形成于介电硬掩模与硅层之间。部分研究采用虚置有机层于硬掩模开口的垂 直侧壁上，保护介电硬掩模不受后续通孔蚀刻工艺的水平蚀刻影响，可消除硅底切轮廓。但 上述预防措施将导致与通孔填充工艺有关的新问题。举例来说，虚置有机层可能会在硅边 缘造成硅鸟嘴轮廓，并粗糙化侧壁如形成扇贝状图案于通孔的侧壁顶部。这会降低后续材 料于通孔侧壁的覆盖性，不适于沉积晶种层、阻挡层、及/或保护层。上述方法亦会减慢通 孔填充工艺的速度。此外，侧壁的扇背状粗糙度亦会影响TSV的性能。综上所述，目前急需改良的通孔结构及其形成方法，以避免公知技艺的缺点。
发明内容
为克服现有技术缺陷，本发明提供一种集成电路结构的形成方法，包括提供半导体基板；形成硬掩模层于半导体基板上；形成光致抗蚀剂层于硬掩模层上；图案化光致抗 蚀剂层以形成第一开口 ；图案化硬掩模层以形成第二开口于第一开口下，并露出部分半导 体基板；蚀刻露出的部分半导体基板以形成通孔，通孔穿过至少部分半导体基板；进行修 边工艺以圆滑化通孔的顶角；以及移除光致抗蚀剂层。本发明还提供一种集成电路结构，包括半导体基板；硬掩模层形成于半导体基 板上；至少导电层形成于硬掩模层中；以及通孔自硬掩模层延伸到至少部分半导体基板，其中通孔具有圆滑角及上宽下窄的侧壁。
图1-图6是本发明一实施例的通孔蚀刻工艺剖视图；图7是本发明一实施例的通孔蚀刻工艺流程图；以及图8-图13是本发明另一实施例的通孔蚀刻工艺剖视图。并且，上述附图中的附图标记说明如下10 半导体基板；12 接触孔蚀刻停止层；14 层间介电层；15、15” 硬掩模 层；15a、15”a、18a 开口 ；18 光致抗蚀剂层；20 穿透硅通孔；20” 穿透基板通孔； 22 底切；24 光滑角；26 绝缘层；28 导电材料；30 内连线结构；32 金属间介电 层；100 元件；200、210、220、230、240、250、260 步骤。
具体实施例方式本发明是关于通孔蚀刻工艺，可应用在形成开口于半导体基板中的任何工艺。本 发明更特别关于通孔结构与形成其的通孔蚀刻工艺，可应用于具有垂直内连线的堆叠晶片 /晶粒的穿透硅通孔工艺(如穿透硅通孔工艺或穿透晶片通孔工艺)。通孔蚀刻工艺可实 施于生产线前端(FEOL)元件的工艺后，与内连线结构的工艺前。通孔蚀刻工艺亦可实施于 生产线前端元件的工艺后，与内连线结构的工艺后。然而可以理解的是，特定实施例仅用以 教示本发明的概念，本领域普通技术人员自可将本发明的教示应用于其他方法或元件。此 外可以理解的是，本发明讨论的方法及设备包含某些公知结构及/或工艺。由于该些结构 与工艺已熟知于本领域，本发明仅就一般层级进行讨论。本发明在图示中延用相同标号以 有利说明，该些重复并非限定图示中标示的结构或步骤必然相同。此外，说明书中关于第一 结构位于二结构上、第一结构邻接第二结构、或第一结构连接至第一结构等叙述，包含直接 接触，或有其他结构夹设于第一结构与第二结构之间使两者非直接接触。形成结构于基板 上如蚀刻基板等形成于基板表面上的方法，包括直接形成于基板表面上，及/或延伸至基 板表面下(如通孔)。基板可包含半导体晶片，以及一或多层形成于晶片上。通孔在本发 明的定义为基板上一或多个导电层(如金属内连线层，或接触垫如接合垫)的连接、导电层 (如金属内连线层)与半导体层(如硅特征)之间的连接、及/或其他形成于基板上或连接 至基板的元件之间的连接。通孔可填入导电材料、绝缘材料、及/或本领域的其他材料。通 孔可形成于基板上，如形成于基板上的一或多层(如介电层、金属层、半导体层、及/或本领 域的其他材料)之中。图1-图6是本发明一实施例的通孔蚀刻工艺剖视图，图7是图1-图6的步骤的流程图。在步骤200中，提供半导体基板10。图1显示半导体基板10的剖视图。半导体基 板10 —般为硅(Si)，但亦可为砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、砷化镓铝 (GaAlAs)、磷化铟镓(GaInP)、或类似物。对半导体基板10进行工艺以形成元件100。举例 来说，元件100包含栅极、源极、与漏极的晶体管。沉积于基板10上的接触孔蚀刻停止层12 与层间介电层14将作为硬掩模层15，可用以形成下述的穿透硅通孔。硬掩模层可包含氧化 物如氧化硅、氮化物如氮化硅Si3N4、碳化硅、氮氧化硅、及/或其他合适的介电材料。硬掩模层的形成方法包含化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、 及/或其他工艺。在一实施例中，接触孔蚀刻停止层12为氮化硅层，而层间介电层14是磷 掺杂硅酸盐玻璃(PSG)层。在图案化接触孔蚀刻停止层12与层间介电层14形成接触孔开 口后，将接触结构16形成于接触孔开口中，以提供电性接触至元件100。填入接触孔开口的 导电材料可包含多种材料如铜、钨、铝、钛、多晶硅、或类似物。接着将层间介电层14上多余 的导电材料移除，移除方法可为蚀刻法、化学机械研磨法、或类似方法。接着进行步骤210，旋转涂布光致抗蚀剂层18于硬掩模层15上。之后以曝光、烘烤、显影、及/或其他光刻工艺图案化光致抗蚀剂层18，形成开口 18a并露出部分硬掩模层 15。如图2所示，接着进行步骤220，以图案化的光致抗蚀剂层作为掩模进行湿蚀刻或干蚀 刻工艺，蚀刻露出的硬掩模层15以形成开口 15a。在一实施例中，硬掩模层的开口 15a的蚀 刻法为反应性离子蚀刻(RIE)。含有开口 18a的光致抗蚀剂层18与含有开口 15a的硬掩模 层15，将作为后续蚀刻工艺的掩模以形成穿透硅通孔。如图3所示，进行步骤230以蚀刻通孔于半导体基板10中。以含有开口 18a的 光致抗蚀剂层18与含有开口 15a的硬掩模层15作为掩模单元进行蚀刻，形成穿透硅通孔 20(如开口或孔洞)穿过至少部分的半导体基板10。上述形成穿透硅通孔20的蚀刻步骤 包含任何合适蚀刻方法，例如等离子体蚀刻、化学湿式蚀刻、激光钻孔、及/或其他工艺。在 一实施例中，蚀刻工艺包含深RIE工艺以蚀刻半导体基板10。蚀刻工艺可由基板正面(如 电路端)蚀刻至基板背面(如非电路端)。在一实施例中，通孔深度介于几十微米至几百微 米。上述蚀刻工艺会让穿透硅通孔20具有垂直或上宽下窄(tapered)的侧壁轮廓。为了避免通孔蚀刻工艺形成硅底切22于穿透硅通孔20的顶角，将进行步骤240 的修边工艺(trimming process)，使通孔角圆滑化及通孔侧壁的粗糙度光滑化。如此一来 可避免扇贝状(scallop)图案形成于通孔侧壁。此修边工艺将形成具有上宽下窄的侧壁轮 廓的穿透基板通孔20”，如图4所示。上述修边工艺可为任何合适蚀刻方法如等离子体干 蚀刻、化学湿式蚀刻、或其他工艺。举例来说，修边工艺操作于干蚀刻元件中，其采用的混合 气体包括下列一或多者氦气(He)、氩气(Ar)、氧气(O2)、氢氟为主的气体、三氟化氮(NF3)、 或六氟化硫(SF6)。上述工艺的压力介于5至200毫托(mTorr)，其射频偏压功率介于100 瓦至2500瓦之间。在修边工艺完成后，将进行步骤250如灰化光致抗蚀剂层。此步骤将光 致抗蚀剂层18自半导体基板10剥除，保留具有光滑角24的穿透基板通孔20”，如图5所 示。接着可视情况进一步清除任何位于半导体基板10上方的残留物，清除方式是采用酸性 或碱性溶液的湿式清洁工艺。在通孔蚀刻工艺后进行上述的底切修边工艺，可消除硅底切轮廓、硅鸟嘴结构、以 及侧壁的扇贝图案。上述修边工艺还可光滑化通孔侧壁与圆滑化通孔顶角，可改善后续沉 积工艺在通孔侧壁的覆盖性。后续沉积工艺包含形成晶种层、阻挡层、及/或保护层。上述 工艺有利于通孔填充工艺，并提高穿透基板通孔20”的性能。如图6所示，接着进行步骤260涂布及/或填充绝缘层26及/或导电材料28，于 上述具有上宽下窄的侧壁轮廓与光滑顶角的穿透基板通孔20”中。绝缘层26可包含氧化 硅(SiO2)、氮化硅(Si3N4)、及/或其他合适的介电材料。绝缘材料使形成于通孔中的导电材 料与一或多种结构电性绝缘。绝缘层的形成方法可为成长法如热氧化法，或沉积法如CVD。 接着将导电材料28填入通孔，以提供电性耦合至一或多个内连线，而该些内连线又再耦合至一或多个位于基板上的元件结构。在一实施例中，可先形成晶种层如铜。在一实施例中， 可形成一或多层粘着促进层。在一实施例中，可形成扩散阻挡层如氮化钽于穿透硅通孔20 中。上述通孔可填入导电材料如铜、铝、钨、钽、钛、镍、钴、一或多种金属硅化物、一或多种金 属氮化物、多晶硅、及/或其他合适材料。在一实施例中，将导电材料填入通孔的方法为电 镀工艺。在其他实施例中，将导电材料填入通孔的方法包括溅镀、PVD、CVD、及/或其他沉积 工艺。在上述工艺后，可继续进行其他工艺如化学机械研磨、晶片薄化、形成内连线的进一 步金属化工艺、及/或其他工艺。图8-图13是本发明另一实施例的通孔蚀刻工艺剖视图，其流程亦依据图7。在后续说明中，将省略与图1-图6重叠的部分。在步骤200中，首先提供具有生产线前端(FEOL)结构与生产线后端(BEOL)结构 的基板。如图8所示，半导体基板10含有内连线结构30 (如内连线层)，其包含多个金属 层、多个接触通孔以耦合金属层、以及金属间介电层32分隔该些金属物。半导体基板10还 包含一或多个生产线前端结构如栅极结构、源极/漏极区、其他掺杂区、绝缘结构、栅极/源 极/漏极的接触物、记忆单元(如记忆晶胞)、及/或其他结构。一般来说，上述生产线前 端结构形成于半导体基板的正面。一或多个生产线前端结构将电性耦合至内连线结构30。 内连线结构30可称为生产线后端结构。可以理解的是，“前端”、“后端”、基板正面、与基板 背面等相对用词为任意选定的，其他适合的现有用词可用以取代上述用词。内连线结构30包含四层金属层，但金属层的层数可为任意数目。在内连线结构30 中，金属层与通孔可包含导电材料如铜、铝、钨、钽、钛、镍、钴、一或多种金属硅化物、一或多 种金属氮化物、多晶硅、金、银、及/或其他导电材料，且可包含一或多层的抗腐蚀耐火层/ 衬垫。金属层及/或通孔的形成方法可为CVD、PVD、ALD、电镀、及/或其他工艺。金属间介电层32与其下的介电层12及14组成硬掩模层15”，用以形成穿透硅通 孔如下述。金属间介电层32包含低介电常数。金属间介电层32可减少内连线结构中的金 属线(如内连线路)之间的电容式耦合。金属间介电层32可分隔金属层。适于作为金属间 介电层32的其他材料包括四乙氧硅烷形成的氧化物、未掺杂的硅玻璃、掺杂的硅包璃如硼 磷掺杂硅酸盐玻璃(BPSG)、氟掺杂硅酸盐玻璃(FSG)、磷掺杂硅酸盐玻璃(PSG)、硼掺杂硅 酸盐玻璃(BSG)、SiLK (购自美国密西根州的密德兰的Dow Chemical)、Black diamond (购自美国加州的Santa Clara公司)、或其他本技艺所知的绝缘材料。金属间介电层32 的形成方法包括CVD、ALD、PVD、旋转涂布法、及/或其他工艺。接着进行步骤210，将光致抗蚀剂层18旋转涂布于硬掩模层15”上。接着进行曝 光、烘烤、显影、及/或其他光刻工艺图案化光致抗蚀剂层18，形成开口 18a于光致抗蚀剂层 18中并露出部分硬掩模层15”。如图9所示进行步骤220，以图案化光致抗蚀剂层18作为 掩模，进行湿蚀刻或干蚀刻工艺以蚀刻露出的硬掩模层15”，形成开口 15”a。具有开口 18a 的光致抗蚀剂层18与具有开口 15” a的硬掩模层15”，可作为后续形成穿透硅通孔工艺的 蚀刻掩模。如图10所示，进行步骤230以蚀刻通孔于半导体基板10中。以硬掩模层15”与 光致抗蚀剂层18作为掩模单元进行蚀刻，形成穿透硅通孔20(如开口或孔洞)穿过至少部 分的半导体基板10。上述形成穿透硅通孔20的蚀刻步骤包含任何合适蚀刻方法，例如等离 子体蚀刻、化学湿式蚀刻、激光钻孔、及/或其他工艺。在一实施例中，蚀刻工艺包含深RIE工艺以蚀刻半导体基板10。蚀刻工艺可由基板正面(如电路端)蚀刻至基板背面(如非电 路端)。在一实施例中，通孔深度介于几十微米至几百微米。上述蚀刻工艺会让穿透硅通孔 20具有垂直或上宽下窄(tapered)的侧壁轮廓。为了避免通孔蚀刻工艺形成硅底切22于穿透硅通孔20的顶角，将进行步骤240 的修边工艺(trimming process)，使通孔角圆滑化及通孔侧壁的粗糙度光滑化，如图11所 示。如此一来可避免扇贝状(scallop)图案形成于通孔侧壁。此修边工艺将形成具有上宽 下窄的侧壁轮廓的穿透基板通孔20”。上述修边工艺可为任何合适蚀刻方法如等离子体干 蚀刻、化学湿式蚀刻、或其他工艺。举例来说，修边工艺操作于干蚀刻元件中，其采用的混合 气体包括下列一或多者氦气(He)、氩气(Ar)、氧气(O2)、氢氟为主的气体、三氟化氮(NF3)、 或六氟化硫(SF6)。上述工艺的压力介于5至200毫托(mTorr)，其射频偏压功率介于100 瓦至2500瓦之间。在修边工艺完成后，将进行步骤250如灰化光致抗蚀剂层。此步骤将光 致抗蚀剂层18自半导体基板10剥除，保留具有光滑角24的穿透基板通孔20”，如图12所 示。接着可视情况进一步清除任何位于半导体基板10上方的残留物，清除方式是采用酸性 或碱性溶液的湿式清洁工艺。在通孔蚀刻工艺后进行上述的底切修边工艺，可消除硅底切轮廓、硅鸟嘴结构、以 及侧壁的扇贝图案。上述修边工艺还可光滑化通孔侧壁与圆滑化通孔顶角，可改善后续沉 积工艺在通孔侧壁的覆盖性。后续沉积工艺包含形成晶种层、阻挡层、及/或保护层。上述工艺有利于通孔填充工艺，并提高穿透基板通孔20”的性能。如图13所示，接着进行步骤260涂布及/或填充绝缘层26及/或导电材料28，于 上述具有上宽下窄的侧壁轮廓与光滑顶角的穿透基板通孔20”中。在上述工艺后，可继续 进行其他工艺如化学机械研磨、晶片薄化、形成内连线的进一步金属化工艺、及/或其他工 艺。虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本 领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发 明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种集成电路结构的形成方法，包括提供一半导体基板；形成一硬掩模层于该半导体基板上；形成一光致抗蚀剂层于该硬掩模层上；图案化该光致抗蚀剂层以形成一第一开口；图案化该硬掩模层以形成一第二开口于该第一开口下，并露出部分该半导体基板；蚀刻露出的部分该半导体基板以形成一通孔，该通孔穿过至少部分该半导体基板；进行一修边工艺以圆滑化该通孔的顶角；以及移除该光致抗蚀剂层。
2.如权利要求1所述的集成电路结构通孔的形成方法，还包括在形成该硬掩模层于该半导体基板上的步骤前，形成一元件于该半导体基板上；以及 在形成该硬掩模层于该半导体基板上的步骤后，形成一接触结构于该硬掩模层上； 其中该接触结构电性电接至该元件。
3.如权利要求1所述的集成电路结构的形成方法，其中该硬掩模层包括一蚀刻停止层 与一介电层。
4.如权利要求1所述的集成电路结构的形成方法，其中该修边工艺降低该通孔侧壁的 粗糙度。
5.如权利要求1所述的集成电路结构的形成方法，其中该修边工艺使该通孔具有一上 宽下窄的侧壁轮廓。
6.如权利要求1所述的集成电路结构的形成方法，其中该修边工艺采用一混合气体， 且该混合气体包括下列一或多者氦气、氩气、氧气、氢氟为主的气体、三氟化氮、或六氟化硫ο
7.如权利要求1所述的集成电路结构的形成方法，还包括在移除该光致抗蚀剂层后， 形成一导电层于该通孔中。
8.一种集成电路结构，包括 一半导体基板；一硬掩模层形成于该半导体基板上； 至少一导电层形成于该硬掩模层中；以及一通孔自该硬掩模层延伸到至少部分该半导体基板，其中该通孔具有一圆滑角及上宽 下窄的侧壁。
9.如权利要求8所述的集成电路结构，其中该硬掩模层包括 一蚀刻停止层形成于该半导体基板上；以及一第一介电层形成于该蚀刻停止层上， 其中形成于该硬掩模层中的导电层是一接触结构。
10.如权利要求8所述的集成电路结构，其中该硬掩模层包括 一蚀刻停止层形成于该半导体基板上；一第一介电层形成于该蚀刻停止层上；以及一第二介电层形成于该第一介电层上，其中形成于该硬掩模层中的该导电层是一内连线结构。
11.如权利要求8所述的集成电路结构，其中该通孔填有一导电材料。
12.如权利要求8所述的集成电路结构，其中该通孔填有铜。
13.如权利要求8所述的集成电路结构，其中该蚀刻停止层包括氮化硅。
全文摘要
本发明以通孔蚀刻工艺形成具有圆滑角与上宽下窄的侧壁轮廓的穿透基板通孔。形成上述结构的方法包括提供半导体基板；形成硬掩模层与图案化光致抗蚀剂层于半导体基板上；形成开口于硬掩模层中，并露出部分半导体基板；以图案化光致抗蚀剂层及硬掩模层作为掩模单元，形成通孔以穿过至少部分半导体基板；进行修边工艺以圆滑化通孔顶角；以及移除光致抗蚀剂层。
文档编号H01L23/485GK101847597SQ20101015054
公开日2010年9月29日 申请日期2010年3月26日 优先权日2009年3月27日
发明者余振华, 张宏宾, 邱文智 申请人:台湾积体电路制造股份有限公司