专利名称：制备双大马士革结构的方法
技术领域：
本发明涉及半导体器件技术领域，尤其涉及一种制备双大马士革结构的方法。
背景技术：
随着集成电路制造技术的不断发展，半导体芯片的特征线宽不断缩小；同时，随着芯片内的晶体管数不断增加，功能越来越强，芯片的金属连线在越来越细的同时，层次越来越多。这就使得由连线电阻和连线间介质层电容产生的RC延迟对芯片速度的影响越来越大，甚至超过了决定晶体管本身速度的栅延迟。因此设法减少连线电阻及降低连线间电容，已成为进一步提高芯片速度的关键。为了解决电阻-电容延迟(RC delay)的问题，业内采取的措施是(1)使用符合IC工艺的低介电材料(介电常数为0.2至0. 4)，使多重金属内连线之间的介电层的介电常数比硅更低，从而降低寄生电容；( 采用铜取代铝作为半导体元件中互连线的导电材料，降低电阻；与铝相比，铜的电阻系数小，熔点高，抗电致迁移能力强，且能承载更高的电流密度，并且由于铜可以做得更细，因此采用铜制程还可以降低电容和功耗，同时可以提高元件的封装密度。由于铜难以被刻蚀，因此传统上用于形成铝金属布线的刻蚀技术对于铜来说是不适用的。为此，一种新的被称为双大马士革(Dual Damascene)结构的布线方式被开发出来。所谓双大马士革结构的布线方式是指先在介质层中开出互连沟槽和通孔，然后通过电镀或化学镀铜在互连沟槽和通孔中淀积铜，再利用化学机械抛光(CMP)将过填的铜磨去。以上采用低介电材料和铜互连的后端线(BE0L，Back End Of Line)工艺通常称为高端后端线工艺，高端后端线工艺通常需满足以下两个要求(1)请参考图1A，在双大马士革结构中，通孔102的顶部与互连沟槽101的底部需形成圆形拐角(如图IA中圆圈标识部分所示)，防止拐角处的电流密度过大而导致相邻区域产生电迁移(electro migration)，使其能通过电迁移测试；(2)请参考图1B，在双大马士革结构中，互连沟槽101的侧面(如图IB中圆圈标识部分所示)需垂直，一般要求互连沟槽101的侧面与水平面的夹角大于86度，防止因互连沟槽101倾斜而导致同一金属层中相连两金属之间的距离变小，引起击穿电压(VBD，Voltage Break Down)降低；使其能通过击穿电压测试。双大马士革结构的传统的制备方法请参考图2以及图3A至图3H，其中，图2为双大马士革结构的传统的制备方法步骤流程图，图3A至图;3H为双大马士革结构的传统的制备方法中各步骤对应的器件的剖面结构示意图，如图2以及图3A至图;3H所示，双大马士革结构的传统的制备方法包括如下步骤S101、提供半导体衬底101，其中，所述半导体衬底101上已制备所需的半导体器件以及第一金属层，所述第一金属层包括金属间介质层(IMD，Inter-MetalDielectric) 102以及位于所述金属间介质层102中的金属103 ；S102、在所述第一层金属层上依次淀积刻蚀阻挡层104、第一介质层105、第二介质层106以及光阻107，并将所述光阻107图形化，定义通孔图形，如图3A所示；S103、以所述图形化的光阻107为掩膜，对所述第一介质层105及第二介质层106进行刻蚀，形成通孔108，并去除所述图形化的光阻107，如图;3B所示；S104、依次淀积底部抗反射涂层(BARC，Bottom Anti Reflective Coating) 109,第三介质层Iio以及光阻111，所述底部抗反射涂层109填满所述通孔108，并覆盖所述第二介质层106 ；S105、将所述光阻111图形化，定义互连沟槽图形，如图3C所示；S106、以所述图形化的光阻111为掩膜，对所述第三介质层110进行刻蚀，露出所述底部抗反射涂层109，如图3D所示；并去除所述图形化光阻111 ；S107、以所述刻蚀后的第三介质层110为掩膜，对所述底部抗反射涂层109及所述第二介质层106进行刻蚀，露出所述第一介质层105，之后对所述底部抗反射涂层109进行回刻蚀，使其高度低于所述第一介质层105的高度，如图3E所示；并去除所述第三介质层110 ；S108、以所述刻蚀后的第二介质层106为掩膜，对所述第一介质层105以及所述底部抗反射涂层109进行刻蚀，形成互连沟槽112，如图3F所示；S109、去除剩余的底部抗反射涂层109，如图3G所示；以及S110、去除所述通孔正下方的刻蚀阻挡层104，使所述通孔与所述第一金属层中的金属103接触，如图3H所示。利用上述传统方法制备的双大马士革结构，虽然能满足互连沟槽的侧面垂直这一要求，却不能满足通孔的顶部与互连沟槽的底部需形成圆形拐角这一要求；因此，容易产生电迁移。为了使通孔的顶部与互连沟槽的底部形成圆形拐角，提出了另一种制备双大马士革结构的方法，请参考图4以及图5A至图5J，其中图4为双大马士革结构的现有的第二种制备方法步骤流程图，图5A至图5J为双大马士革结构的现有的第二种制备方法中各步骤对应的器件的剖面结构示意图，如图4以及图5A至图5J所示，双大马士革结构的现有的第二种制备方法包括如下步骤S201、提供半导体衬底201，其中，所述半导体衬底201上已制备所需的半导体器件以及第一金属层，所述第一金属层包括金属间介质层(IMD，Inter-MetalDielectric) 202以及位于所述金属间介质层202中的金属203 ；S202、在所述第一层金属层上依次淀积刻蚀阻挡层204、第一介质层205、第二介质层206以及光阻207，并将所述光阻207图形化，定义通孔图形，如图5A所示；S203、以所述图形化的光阻207为掩膜，对所述第一介质层205及第二介质层206进行刻蚀，形成通孔208，并去除所述图形化的光阻207，如图5B所示；S204、依次淀积底部抗反射涂层(BARC，Bottom Anti Reflective Coating) 209、第三介质层210以及光阻211，所述底部抗反射涂层209填满所述通孔208，并覆盖所述第二介质层206 ；S205、将所述光阻211图形化，定义互连沟槽图形，如图5C所示；S206、以所述图形化的光阻211为掩膜，对所述第三介质层210进行刻蚀，露出所述底部抗反射涂层209，如图5D所示；并去除所述图形化光阻211 ；
S207、以所述刻蚀后的第三介质层210为掩膜，对所述底部抗反射涂层209及所述第二介质层206进行刻蚀，露出所述第一介质层205，之后对所述底部抗反射涂层209进行回刻蚀，使其高度低于所述第一介质层205的高度，如图5E所示；并去除所述第三介质层210 ；S208、以所述刻蚀后的第二介质层206为掩膜，对所述第一介质层205以及所述底部抗反射涂层209进行刻蚀，所述底部抗反射涂层209的高度与所述第一介质层205的高度相同，形成互连沟槽212，如图5F所示；S209、对所述底部抗反射涂层209进行过刻蚀，使所述底部抗反射涂层209的高度低于所述第一介质层205的高度，如图5G所示；S210、对所述底部抗反射层209与所述第一介质层205进行刻蚀，使得互连沟槽212的底部与通孔的顶部形成圆形拐角，如图5H所示；S211、去除剩余的底部抗反射涂层209，如图51所示；以及S212、去除所述通孔正下方的刻蚀阻挡层204，使所述通孔与所述第一金属层中的金属203接触，如图5J所示。利用上述现有的第二种方法制备的双大马士革结构，虽然能满足通孔的顶部与互连沟槽的底部需形成圆形拐角这一要求，却不能满足互连沟槽的侧面垂直这一要求，这是因为在步骤S210中，互连沟槽212的侧面被进一步刻蚀，从而形成倾斜结构。因此，利用现有的方法很难同时满足通孔的顶部与互连沟槽的底部形成圆形拐角，以及互连沟槽的侧面垂直这两个要求。
发明内容
本发明的目的在于提供一种制备双大马士革结构的方法，以解决现有的制备双大马士革的方法不能同时满足通孔的顶部与互连沟槽的底部形成圆形拐角，以及互连沟槽的侧面垂直这两个要求的问题。为解决上述问题，本发明提出一种制备双大马士革结构的方法，该方法包括如下步骤提供半导体衬底，其中，所述半导体衬底上已制备所需的半导体器件以及第一金
属层；在所述第一层金属层上依次淀积刻蚀阻挡层、第一介质层、第二介质层以及光阻，并将所述光阻图形化，定义通孔图形；以所述图形化的光阻为掩膜，对所述第一介质层及第二介质层进行刻蚀，形成通孔，并去除所述图形化的光阻；在所述通孔内沉积含硅涂层，所述含硅涂层未填满所述通孔，且所述含硅涂层在所述通孔内的厚度为第一厚度；依次沉积底部抗反射涂层、第三介质层以及光阻，所述底部抗反射涂层填满所述通孔中未被含硅涂层填充的部分，并覆盖所述第二介质层；将所述光阻图形化，定义互连沟槽图形；以所述图形化的光阻为掩膜，对所述第三介质层进行刻蚀，直至露出所述底部抗反射涂层，并去除图形化的光阻；
以所述刻蚀后的第三介质层为掩膜，对所述底部抗反射涂层及第二介质层进行刻蚀，直至露出所述第一介质层，并去除所述刻蚀后的第三介质层；以所述刻蚀后的第二介质层及位于所述第二介质层上的底部抗反射涂层为掩膜，对所述第一介质层及通孔内的底部抗反射涂层进行刻蚀，直至露出所述含硅涂层，此时，所述刻蚀后的第二介质层上覆盖有剩余的底部抗反射涂层；以所述刻蚀后的第二介质层及底部抗反射涂层为掩膜，在通入CF4、N2以及Ar的条件下对所述第一介质层及含硅涂层进行刻蚀；或者在先通入CF4、N2以及Ar的条件下对所述第一介质层及含硅涂层刻蚀一段时间后，再在通入CF4、N2, Ar以及C4F8的条件下对所述第一介质层及含硅涂层进行刻蚀，形成互连沟槽，此时，所述通孔内含有剩余含硅涂层；去除剩余的底部抗反射层及剩余的含硅涂层；以及去除所述通孔正下方的刻蚀阻挡层，使所述通孔与所述第一金属层接触。可选的，所述含硅涂层为深紫外线吸收氧化物或含硅的底部抗反射涂层。可选的，所述第一厚度的范围为500 2000埃。可选的，所述CF4的流量为50 500sccm，N2的流量为100 500sccm，Ar的流量为 100 500sccm。可选的，所述CF4的流量为50 500sccm，N2的流量为100 500sccm，Ar的流量为 100 500sccm，C4F8 的流量为 10 50sccm。可选的，所述剩余的含硅涂层通过湿法刻蚀去除。可选的，所述将光阻图形化是通过浸入式光刻技术实现。可选的，所述刻蚀阻挡层为氮化硅或氮掺杂的碳化硅。可选的，所述第一介质层为低介电常数介质层。可选的，所述低介电常数介质层为掺碳的二氧化硅或多孔状二氧化硅。可选的，所述第二介质层为硬掩膜层，其材料为硅酸四乙酯(TEOS)。可选的，所述第三介质层为盖层，其材料为二氧化硅或氮化硅。与现有技术相比，本发明提供的制备双大马士革结构的方法通过在通孔中先沉积一部分含硅涂层，再沉积底部抗反射涂层，之后进行互连沟槽刻蚀，当露出所述含硅涂层时，通入CF4、N2及Ar并继续刻蚀，或者先通入CF4、N2及Ar进行刻蚀，再通入CF4、队、Ar及C4F8继续刻蚀；由于在CF4、N2以及Ar的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达1. 1，在CF4、N2, Ar及C4F8的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达3，从而在进行互连沟槽刻蚀时，可极易实现含硅涂层的过刻蚀，从而有利于使通孔的顶部与互连沟槽的底部形成圆形拐角，并且由于所述含硅涂层的过刻蚀所需刻蚀时间短，从而避免对互连沟槽的侧面造成损伤，使互连沟槽的侧面保持垂直。
图IA至图IB为双大马士革结构示意图；图2为双大马士革结构的传统的制备方法步骤流程图；图3A至图3H为双大马士革结构的传统的制备方法中各步骤对应的器件的剖面结构示意图；图4为双大马士革结构的现有的第二种制备方法步骤流程图5A至图5J为双大马士革结构的现有的第二种制备方法中各步骤对应的器件的剖面结构示意图；图6为本发明实施例提供的制备双大马士革结构的方法步骤流程图；图7A至图7J为本发明实施例提供的制备双大马士革结构的方法中各步骤对应的器件的剖面结构示意图；图8为采用本发明实施例提供的方法制备的双大马士革结构在电镀铜后的形状。
具体实施例方式以下结合附图和具体实施例对本发明提出的制备双大马士革结构的方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本发明的核心思想在于，提供一种制备双大马士革结构的方法，该方法通过在通孔中先沉积一部分含硅涂层，再沉积底部抗反射涂层，之后进行互连沟槽刻蚀，当露出所述含硅涂层时，通入CF4A2及Ar并继续刻蚀，或者先通入CF4A2及Ar进行刻蚀，再通入CF4、N2、Ar及C4F8继续刻蚀；由于在CF4、N2以及Ar的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达1. 1，在CF4、N2, Ar及C4F8的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达3，从而在进行互连沟槽刻蚀时，可极易实现含硅涂层的过刻蚀，从而有利于使通孔的顶部与互连沟槽的底部形成圆形拐角，并且由于所述含硅涂层的过刻蚀所需刻蚀时间短，从而避免对互连沟槽的侧面造成损伤，使互连沟槽的侧面保持垂直。请参考图6，以及图7A至图7J，其中，图6为本发明实施例提供的制备双大马士革结构的方法步骤流程图，图7A至图7J为本发明实施例提供的制备双大马士革结构的方法中各步骤对应的器件的剖面结构示意图，如图6以及图7A至图7J所示，本发明实施例提供的制备双大马士革结构的方法包括如下步骤S301、提供半导体衬底301，其中，所述半导体衬底301上已制备所需的半导体器件以及第一金属层；具体的，所述第一金属层包括金属间介质层(IMD，Inter-MetalDielectric) 302以及位于所述金属间介质层302中的金属303 ；S302、在所述第一层金属层上依次淀积刻蚀阻挡层304、第一介质层305、第二介质层306以及光阻307，并将所述光阻307图形化，定义通孔图形，如图7A所示；S303、以所述图形化的光阻307为掩膜，对所述第一介质层305及第二介质层306进行刻蚀，形成通孔308，并去除所述图形化的光阻307，如图7B所示；S304、在所述通孔308内沉积含硅涂层309，所述含硅涂层309未填满所述通孔308，且所述含硅涂层309在所述通孔308内的厚度为第一厚度，如图7C所示；S305、依次沉积底部抗反射涂层310、第三介质层311以及光阻312，所述底部抗反射涂层310填满所述通孔中未被含硅涂层309填充的部分，并覆盖所述第二介质层306 ；S306、将所述光阻312图形化，定义互连沟槽图形，如图7D所示；S307、以所述图形化的光阻312为掩膜，对所述第三介质层311进行刻蚀，直至露出所述底部抗反射涂层310，如图7E所示；并去除图形化的光阻312 ；S308、以所述刻蚀后的第三介质层311为掩膜，对所述底部抗反射涂层310及第二介质层306进行刻蚀，直至露出所述第一介质层305，如图7F所示；并去除所述刻蚀后的第三介质层311 ；S309、以所述刻蚀后的第二介质层306及位于所述第二介质层306上的底部抗反射涂层310为掩膜，对所述第一介质层305及通孔内的底部抗反射涂层310进行刻蚀，直至露出所述含硅涂层309，此时，所述刻蚀后的第二介质层306上覆盖有剩余的底部抗反射涂层310，如图7G所示；S310、以所述刻蚀后的第二介质层306及底部抗反射涂层310为掩膜，在通入CF4、N2以及Ar的条件下对所述第一介质层305及含硅涂层309进行刻蚀；或者在先通入CF4、N2以及Ar的条件下对所述第一介质层305及含硅涂层309刻蚀一段时间后，再在通入CF4、N2、Ar以及C4F8的条件下对所述第一介质层305及含硅涂层309进行刻蚀，形成互连沟槽301，此时，所述通孔内含有剩余含硅涂层309，如图7H所示；S311、去除剩余的底部抗反射涂层310及剩余的含硅涂层309，如图71所示；以及S312、去除所述通孔正下方的刻蚀阻挡层304，使所述通孔与所述第一金属层接触，具体的，使所述通孔与所述第一金属层中的金属303接触，如图7J所示。进一步地，所述含硅涂层309为深紫外线吸收氧化物或含硅的底部抗反射涂层，从而使其在CF4、N2以及Ar的条件下能具有高的刻蚀选择比。进一步地，所述第一厚度的范围为500 2000埃，从而使所述含硅涂层309在形成互连沟槽后仍有剩余。进一步地，所述CF4的流量为50 500sccm，N2的流量为100 500sccm，Ar的流量为 100 500sccm。进一步地，所述CF4的流量为50 500sccm，N2的流量为100 500sccm，Ar的流量为100 500sccm，C4F8的流量为10 50sccm。进一步地，所述剩余的含硅涂层通过湿法刻蚀去除。进一步地，所述将光阻图形化是通过浸入式光刻技术实现。进一步地，所述刻蚀阻挡层为氮化硅或氮掺杂的碳化硅。进一步地，所述第一介质层为低介电常数介质层。进一步地，所述低介电常数介质层为掺碳的二氧化硅或多孔状二氧化硅。进一步地，所述第二介质层为硬掩膜层，其材料为硅酸四乙酯(TEOS)，其作用为在电镀铜后，对铜进行CMP的过程中起保护作用，防止损伤第一介质层。进一步地，所述第三介质层为盖层，其材料为二氧化硅或氮化硅。请继续参考图8，图8为采用本发明实施例提供的方法制备的双大马士革结构在电镀铜后的形状，如图8所示，电镀铜后，该大马士革结构的互连沟槽底部形成半圆形结构，即互连沟槽的底部至通孔顶部的距离y与互连沟槽底部的宽度χ之比为1，其中χ为200埃；并且互连沟槽侧面与底部的夹角为88度。从而满足通孔的顶部与互连沟槽的底部形成圆形拐角以及互连沟槽的侧面保持垂直这两个要求。在本发明的一个具体实施例中，所述Ar的流量为100 500sCCm，然而应该认识到，由于Ar主要是起保护作用，其流量范围较广，根据实际情况，还可以取其它流量。综上所述，本发明提供了一种制备双大马士革结构的方法，该方法通过在通孔中先沉积一部分含硅涂层，再沉积底部抗反射涂层，之后进行互连沟槽刻蚀，当露出所述含硅涂层时，通入CF4、N2及Ar并继续刻蚀，或者先通入CF4、N2及Ar进行刻蚀，再通入CF4、N2,Ar及C4F8继续刻蚀；由于在CF4、N2以及Ar的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达1. 1，在CF4、N2, Ar及C4F8的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达3，从而在进行互连沟槽刻蚀时，可极易实现含硅涂层的过刻蚀，从而有利于使通孔的顶部与互连沟槽的底部形成圆形拐角，并且由于所述含硅涂层的过刻蚀所需刻蚀时间短，从而避免对互连沟槽的侧面造成损伤，使互连沟槽的侧面保持垂直。显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种制备双大马士革结构的方法，其特征在于，该方法包括如下步骤提供半导体衬底，其中，所述半导体衬底上已制备所需的半导体器件以及第一金属层；在所述第一层金属层上依次淀积刻蚀阻挡层、第一介质层、第二介质层以及光阻，并将所述光阻图形化，定义通孔图形；以所述图形化的光阻为掩膜，对所述第一介质层及第二介质层进行刻蚀，形成通孔，并去除所述图形化的光阻；在所述通孔内沉积含硅涂层，所述含硅涂层未填满所述通孔，且所述含硅涂层在所述通孔内的厚度为第一厚度；依次沉积底部抗反射涂层、第三介质层以及光阻，所述底部抗反射涂层填满所述通孔中未被含硅涂层填充的部分，并覆盖所述第二介质层；将所述光阻图形化，定义互连沟槽图形；以所述图形化的光阻为掩膜，对所述第三介质层进行刻蚀，直至露出所述底部抗反射涂层，并去除图形化的光阻；以所述刻蚀后的第三介质层为掩膜，对所述底部抗反射涂层及第二介质层进行刻蚀，直至露出所述第一介质层，并去除所述刻蚀后的第三介质层；以所述刻蚀后的第二介质层及位于所述第二介质层上的底部抗反射涂层为掩膜，对所述第一介质层及通孔内的底部抗反射涂层进行刻蚀，直至露出所述含硅涂层，此时，所述刻蚀后的第二介质层上覆盖有剩余的底部抗反射涂层；以所述刻蚀后的第二介质层及底部抗反射涂层为掩膜，在通入CF4A2以及Ar的条件下对所述第一介质层及含硅涂层进行刻蚀；或者在先通入CF4、N2以及Ar的条件下对所述第一介质层及含硅涂层刻蚀一段时间后，再在通入CF4、N2, Ar以及C4F8的条件下对所述第一介质层及含硅涂层进行刻蚀，形成互连沟槽，此时，所述通孔内含有剩余含硅涂层；去除剩余的底部抗反射涂层及剩余的含硅涂层；以及去除所述通孔正下方的刻蚀阻挡层，使所述通孔与所述第一金属层接触。
2.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述含硅涂层为深紫外线吸收氧化物或含硅的底部抗反射涂层。
3.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述第一厚度的范围为500 2000埃。
4.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述CF4的流量为50 500sccm，N2 的流量为 100 500sccm，Ar 的流量为 100 500sccm。
5.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述CF4的流量为50 500sccm，N2的流量为100 500sccm，Ar的流量为100 500sccm，C4F8的流量为10 50sccmo
6.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述剩余的含硅涂层通过湿法刻蚀去除。
7.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述将光阻图形化是通过浸入式光刻技术实现。
8.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述刻蚀阻挡层为氮化硅或氮掺杂的碳化硅。
9.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述第一介质层为低介电常数介质层。
10.如权利要求9所述的制备双大马士革结构的方法，其特征在于，所述低介电常数介质层为掺碳的二氧化硅或多孔状二氧化硅。
11.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述第二介质层为硬掩膜层，其材料为硅酸四乙酯(TEOS)。
12.如权利要求1所述的制备双大马士革结构的方法，其特征在于，所述第三介质层为盖层，其材料为二氧化硅或氮化硅。
全文摘要
本发明公开了一种制备双大马士革结构的方法，该方法通过在通孔中先沉积一部分含硅涂层，再沉积底部抗反射涂层，之后进行互连沟槽刻蚀，当露出含硅涂层时，通入CF4、N2及Ar并继续刻蚀，或者先通入CF4、N2及Ar进行刻蚀，再通入CF4、N2、Ar及C4F8继续刻蚀；由于在CF4、N2以及Ar的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达1.1，在CF4、N2、Ar及C4F8的环境下，含硅涂层的刻蚀率与低介电常数介质层的刻蚀率之比可达3，从而在进行互连沟槽刻蚀时，极易实现含硅涂层的过刻蚀，因此有利于使通孔的顶部与互连沟槽的底部形成圆形拐角，并避免对互连沟槽的侧面造成损伤，使其保持垂直。
文档编号H01L21/768GK102376631SQ20101026278
公开日2012年3月14日 申请日期2010年8月24日 优先权日2010年8月24日
发明者周俊卿, 张海洋, 沈满华 申请人:中芯国际集成电路制造(上海)有限公司