专利名称：间距缩减的方法
技术领域：
本发明大体上是有关于集成电路制作方法，且特别是有关于一种制作具有缩减的间距的集成电路的方法。
背景技术：
集成电路常用以制作很多种电子组件，例如内存芯片。一个生产目标在于降低集成电路的尺寸，借以增加个别构件的密度，而提高一集成电路的功能。一集成电路上的最小间距(相同类型的二相邻结构，例如二相邻栅极导体，的相同点之间的最小距离)常用以做为电路密度的代表性测量(r印resentative measure) 0特征宽度在此有时称为F，特征之间的间隔(space)宽度在此有时称为S。电路密度的增加常受限于可见微影设备的分辨率。一个已知微影设备可形成的特征与间隔的最小尺寸与其分辨率能力有关。若尝试在光阻中定义出小于机器的最小特征尺寸的特征时，此时辐射所曝光的光阻区可能无法对应于光罩板图案，而导致无法准确地复制光阻特征。利用一个已知微影设备可生产的最小特征宽度与最小间隔宽度的总合，为此微影设备可生产的最小间距(pitch)。由于实际上，可将最小特征宽度视为大约等于最小间隔宽度，因此一个已知微影设备所能产生的最小间距大约等于其可产生的最小特征宽度的两倍。利用当代的微影技术，可将一线(特征)与一间隔定义在最小间距中。已进行一些尝试，来试着将一集成电路组件的间距降低至小于微影所形成的最小间距，但是这些方法难以控制而显现出不同结果。有鉴于已知方法的缺点，需要提供一种方法，可将一组件中的间距降低至小于微影工艺所能产生的。
发明内容
因此，本发明的一目的就是在提供一种间距缩减的方法，可将一组件中的间距降低至小于微影工艺所能产生的间距。根据本发明的上述目的，提出一种间距缩减的方法。此方法包含下列步骤。提供一基材。形成一材料层于基材上方。形成一硬掩模层于材料层上。形成一第一成像强化层于硬掩模层上。形成一第一图案化光阻层，以形成数个第一特征于第一成像强化层上方，这些第一特征具有一第一间距在相邻的第一特征之间。利用第一图案化光阻层做为掩模，图案化第一成像强化层与硬掩模层，以形成前述的第一特征于第一成像强化层与硬掩模层中， 并暴露出材料层的上表面的一部分。移除第一成像强化层，以暴露出经图案化的硬掩模层。 形成一第二成像强化层于经图案化的硬掩模层与材料层的上表面的前述部分上方。形成一第二图案化光阻层，以形成数个第二特征于第二成像强化层上方，其中这些第二特征具有第一间距在相邻的第二特征之间，其中第一特征与第二特征并未重叠。利用第二图案化光阻层做为掩模，图案化第二成像强化层，以形成前述的第二特征于第二成像强化层中，其中CN 102347218 A
说明书
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经图案化的硬掩模层的第一特征与经图案化的第二成像强化层的第二特征位于材料层的上表面上。利用经图案化的第二成像强化层与图案化的硬掩模层做为掩模，图案化材料层， 其中经图案化的材料层具有前述的第一特征与第二特征，二个第二特征位于每一第一特征的两侧。根据本发明的上述目的，另提出一种间距缩减的方法，其中此方法包含下列步骤。 提供一基材。形成一第一材料层于基材上方。形成一第二材料层于第一材料层上。形成一硬掩模层于第二材料层上。形成一第一成像层于硬掩模层上。图案化第一成像层，以形成数个第一特征于硬掩模层上，这些第一特征具有一第一间距在相邻的第一特征之间。利用第一成像层做为掩模，蚀刻硬掩模层，以形成前述的第一特征于硬掩模层中，并暴露出第二材料层的上表面的一部分。移除第一成像层，以暴露出经蚀刻的硬掩模层。形成一第二成像层于经蚀刻的硬掩模层与第二材料层的上表面的前述部分上。图案化第二成像层，以形成数个第二特征于第二材料层上，这些第二特征具有第一间距在相邻的第二特征之间，经蚀刻的硬掩模层的第一特征与第二成像层的第二特征交替排列在第二材料层的上表面上。 利用经蚀刻的硬掩模层与经图案化的第二成像层做为掩模，蚀刻第二材料层，以形成第一特征与第二特征于第二材料层中。根据本发明的上述目的，又提出一种间距缩减的方法，其中此方法包含下列步骤。 提供一基材。形成一第一材料层于基材上方。形成一第二材料层于第一材料层上。形成一硬掩模层于第二材料层上。形成一第一成像层于硬掩模层上，其中第一成像层包含一第一上有机层、一第一中间无机层位于第一上有机层下方、以及一第一底部有机层位于第一中间无机层下方。图案化第一成像层，以形成数个第一特征于硬掩模层上，这些第一特征具有一第一间距在相邻的第一特征之间。利用第一成像层做为掩模，蚀刻硬掩模层，以形成前述的第一特征于硬掩模层中，并暴露出第二材料层的上表面的一部分。移除第一成像层，以暴露出经蚀刻的硬掩模层。形成一第二成像层于经蚀刻的硬掩模层与第二材料层的上表面的前述部分上，其中第二成像层包含一第二上有机层、一第二中间无机层位于第二上有机层下方、以及一第二底部有机层位于第二中间无机层下方。图案化第二成像层，以形成数个第二特征于第二材料层上，这些第二特征具有第一间距在相邻的第二特征之间，经蚀刻的硬掩模层的第一特征与第二成像层的第二特征交替排列在第二材料层的上表面上。利用经蚀刻的硬掩模层与经图案化的第二成像层做为掩模，蚀刻第二材料层，以形成前述的第一特征与第二特征于第二材料层中。本发明的实施例的优点在于，本发明的间距缩减的方法可将一组件中的间距降低至小于微影工艺所能产生的间距。
上述已参照所附附图描述示范实施例。应该了解的是，附图仅是做为举例说明，因此并未依比例绘示。图1至图9是绘示依照一第一实施例的一结构在制造期间的各个阶段的剖面示意图；图10至图20是绘示依照一第二实施例的一结构在制造期间的各个阶段的剖面示意图21至图M是绘示依照一第三实施例的一结构在制造期间的各个阶段的剖面示意图。主要组件符号说明101 基材105:栅极层109:硬掩模层113:第一光阻层117:上表面121 第二光阻层201 基材204:第四材料层207 第一材料层211 硬掩模层215:中间层219 第一成像层223 第二成像层227:中间层231 第二特征F1 宽度P1 间距P3 间距S2 间隔
具体实施例方式例示实施例的制造与应用将详细讨论如下。然而，应该了解的是，本发明提供许多可应用的创新概念，这些创新概念可在各种特定背景中加以体现。所讨论的特定实施例仅是用以举例说明，并非用以限制本发明的范围。可了解的是，当做为一层、区或基材的一组件被视为位于另一组件的“上方 (over) ”时，此组件可直接位于另一组件上，或者亦可出现数个中间组件。相反地，当一组件被视为直接位于另一组件的“上(on)”或“上方(over)”时，并无中间组件存在。亦可了解的是，当一组件被视为位于另一组件的“下方(beneath)”或“下(under) ”时，此组件可直接位于另一组件的下方或之下，或者可存在有中间组件。相反地，当一组件被视为直接位于另一组件的“下方”或“下”时，并无中间组件存在。如在此所采用者，一特定图案化层在一特定工艺步骤中“做为掩模(used as a mask) ”的情况是在，当进行此特定工艺步骤时，此特定图案化层为顶层；以及当进行此特定工艺步骤时，此特定图案化层为仅为中间层，只要任何叠置层被图案化成与此特定层相同、 或被图案化成比此特定层更窄。换句话说，如在此所采用者，若结构包含二图案化层，于是这些图案化层个别以及一起，在此均可被视为是做为特定工艺步骤的“掩模”。具有与此特定层相同或较窄的图案的叠置层的存在并不会妨碍此特定层在此特定工艺步骤中“做为掩
103 栅极介电层 107 材料层 111 第一成像强化层 115 第一特征 119 第二成像强化层 123 第二特征 203 介电层 205 第三材料层 209 第二材料层 213 底层 217 上层 221 第一特征 225 底层 229 上层 233浅沟渠隔离 F2 宽度 P2 间距 S1 间隔模”。图1至图M是绘示依照本发明的许多实施例的一结构在制造期间的各个阶段的剖面示意图。在此所描述的用语“基材(substrate) ”称为一半导体基材，且各式各样的层与集成电路构件形成在此半导体基材上。基材可包含硅或化合物半导体，例如砷化镓(GaAs)、 磷化铟(InP)、硅/锗(Si/Ge)或碳化硅(SiC)。各式各样层的例子可包含介电层、掺杂层、 金属层、多晶硅层、与可将一层连接至一或多层的介层窗插塞(via plug)。集成电路构件的例子可包含晶体管、电阻及/或电容器。基材可为一晶片的一部分，此晶片包含制作在基材的表面上的数个半导体晶粒，其中每一晶粒包含一或多个集成电路。这些半导体晶粒为相邻晶粒之间的切割线(未绘示)所分开。下列的工艺步骤将在基材的表面上的每一半导体晶粒上进行。请参照附图，图1至图9是描绘本发明的集成电路间距缩减方法的第一实施例。请参照图1，形成栅极介电层103、栅极层105、材料层107、硬掩模层109、第一成像强化层111、与图案化的第一光阻层113于基材101上方。如同以下的进一步讨论，图案化栅极层105、材料层107、硬掩模层109、与第一成像强化层111，以在基材101上形成一或多个栅极结构。可形成额外层于栅极介电层103、栅极层105、材料层107、硬掩模层109、第一成像强化层111、与第一光阻层113的上方及/或下方，这些额外层包含衬(Liner)层、界面层、晶种(Seed)层、粘着层、阻障层等等。虽然，本例子说明一或多个栅极结构的图案化，可了解的是，可图案化材料层，以形成任何所需特征。在许多实施例中，栅极介电层103可包含氧化硅；氮氧化硅；氮化硅；其它适合介电材料；高介电常数介电层，包含氧化铪(Hf02)、氧化硅铪(HfSiO)、氮氧化硅铪 (HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、与氧化锆铪(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、 金属招酸盐、娃酸错(zirconium silicate)、错招酸盐(zirconium aluminate)、氧化错、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、与其它适合高介电常数介电材料；及/ 或上述材料的组合。利用任何适合工艺形成任何适合厚度的栅极层105于栅极介电层103上。栅极层105可包含功函数层。功函数层包含任何适合材料，借此可选用此层以使其具有适当的功函数(亦知为“调整(timing)”)。举例而言，若需要P型金氧半导体(PMOS)组件的P 型功函数金属(P-金属)，可使用氮化钛(TiN)、氮化钨(WN)或钨。另一方面，若需要N型 MOS(NMOS)组件的N型功函数金属(N-金属)，可采用铝化钛(TiAl)、氮化钛铝(TiAlN)或氮碳化钽。功函数层可包含掺杂的导电氧化物材料。替代性地，栅极层105包含铝、铜、钛、 钽、氮化钽、硅化镍、硅化钴、碳化钽、氮化钽硅(TaSiN)、金属合金、其它适合材料、及/或上述材料的组合。此外，栅极层105可为具有相同或不同掺杂的经掺杂多晶硅。利用任何适合工艺形成材料层107于栅极层105的上方。材料层107包含氧化物、 氮氧化硅、氮化硅、或其它可用以做为下方栅极层107的后续蚀刻工艺的掩模层的适当材料。换句话说，在栅极层105的蚀刻工艺期间，材料层107具有较栅极层105高的蚀刻抵抗力。形成任何适合厚度的材料层107。举例而言，材料层107的厚度大约为100 A至800A。利用任何适合工艺形成硬掩模层109于材料层107的上方。硬掩模层109包含氧化物材料，例如氧化硅。替代性地，硬掩模层109包含含氮材料，例如氮化硅、氮氧化硅、
7其它适合含氮材料、及/或上述材料的组合。硬掩模层可包含非晶系碳材料、碳化硅、四乙氧基硅酸盐(tetraethyllorthosilicate ；TE0S)、其它适合含氮材料、及/或上述材料的组合。硬掩模层109可在后续材料层107蚀刻工艺中，做为下方材料层107的掩模。换句话说，在材料层107的蚀刻工艺期间，硬掩模层109具有较材料层107高的蚀刻抵抗力。形成任何适合厚度的硬掩模层109。举例而言，硬掩模层109的厚度大约为100 A至400A。利用任何适合工艺形成第一成像强化层111于硬掩模层109的上方。第一成像强化层111可包含有机层，例如抗反射覆盖(ARC)材料、高分子聚合物材料、光阻材料、及/ 或其它适合含氮材料。第一成像强化层111可提升来自第一光阻层113的影像转移的准确度。第一成像强化层111可在后续硬掩模层109蚀刻工艺中，做为下方硬掩模层109的掩模。换句话说，在硬掩模层109的蚀刻工艺期间，第一成像强化层111具有较硬掩模层109 高的蚀刻抵抗力。利用微影图案化工艺形成第一光阻层113于第一成像强化层111的上方。这些工艺可包含光阻涂布(例如，旋转涂布)、软烤、光罩对准、曝光、曝光后烘烤、显影光阻、冲洗、 干燥(例如，硬烤)、其它适合工艺、及/或上述工艺的组合。此图案化的第一光阻层113包含数个第一特征115位于第一成像强化层111的上方。间距P1为二相邻第一特征115的相同点之间的最小距离。间距P1等于第一特征115的宽度F1加上相邻的第一特征115之间的间隔S10请参照图2，利用图案化的第一光阻层113做为掩模，图案化第一成像强化层111 与硬掩模层109。通过蚀刻第一成像强化层111与硬掩模层109的方式，形成第一特征115。 在一实施例中，利用底部抗反射覆盖(BARC)层来做为第一成像强化层111。利用氮氧化硅层来做为硬掩模层109。在溴化氢/氧气(HBrA)2)周遭环境中，以等离子工艺蚀刻底部抗反射覆盖层。接着，在四氟化碳(CF4)周遭环境中，以等离子工艺蚀刻氮氧化硅层。在一实施例中，在硬掩模层109蚀刻工艺期间，消耗且移除图案化的第一光阻层113。在硬掩模层 109蚀刻工艺后，暴露出材料层107的上表面117的一部分。请参照图3，移除硬掩模层109上的第一成像强化层111。在一实施例中，利用底部抗反射覆盖层来做为第一成像强化层111。在氧气周遭环境中，灰化第一成像强化层111。 硬掩模层109遭暴露出。请参照图4，形成第二成像强化层119于图案化的硬掩模层109与材料层107的部分上表面117的上方。第二成像强化层119可包含有机层，例如抗反射覆盖材料、高分子聚合物材料、光阻材料、及/或其它适合材料。在一实施例中，第二成像强化层119的材料与第一成像强化层111的材料相同。第二成像强化层119填充于图案化的硬掩模层109的第一特征115之间的间隔S1中。第二成像强化层119提供下方的图案化硬掩模层109的表面地形充分的覆盖。接下来，利用数个微影图案化工艺，形成图案化第二光阻层121于第二成像强化层119的上方。在各种实施例中，这些工艺可包含光阻涂布(例如，旋转涂布)、软烤、光罩对准、曝光、曝光后烘烤、显影光阻、冲洗、干燥(例如，硬烤)、其它适合工艺、及/或上述工艺的组合。此图案化的第二光阻层121包含数个第二特征123位于第二成像强化层119的上方。每一第二特征123在相邻第二特征123之间具有间距P1、宽度F2与间隔&。间距P1 等于第二特征123的宽度F2加上相邻的第二特征123之间的间隔&。图案化的硬掩模层109上的第一特征115并未与图案化的第二光阻层121上的第二特征123重叠。换句话说， 第一特征115与第二特征123交替排列。请参照图5，利用图案化的第二光阻层121做为掩模，图案化第二成像强化层119。 在一实施例中，利用底部抗反射覆盖层来做为第二成像强化层119。在溴化氢/氧气周遭环境中，以等离子工艺蚀刻底部抗反射覆盖层。利用蚀刻，将第二特征123从图案化的第二光阻层121转移至第二成像强化层119中。图案化的硬掩模层109的第一特征115与图案化的第二成像强化层119的第二特征123交替排列在材料层107的上表面上。二个第二特征 123位于每一第一特征115的两侧。每一第一特征115对于相邻的第二特征123具有第二间距P2。每一第二特征123对于相邻的第一特征115具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pi。在一实施例中，第二间距P2与第三间距P3实质相等。第二间距P2与第三间距P3均实质为第一间距P1的二分之一。在其它实施例中，第二间距P2 与第三间距P3的至少一者小于80nm。请参照图6，利用图案化的第二成像强化层119与图案化的硬掩模层109做为掩模，图案化材料层107。而将第一特征115与第二特征123转移至图案化的材料层107中。 在一实施例中，利用氧化层来做为材料层107。在四氟化碳周遭环境中，以等离子工艺蚀刻此氧化层。二个第二特征123位于每一第一特征115的两侧。每一第一特征115对于相邻的第二特征123具有第二间距P2。每一第二特征123对于相邻的第一特征115具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pp请参照图7，移除材料层107上的图案化的第二成像强化层119。图案化的硬掩模层109与图案化的材料层107的薄膜堆叠所构成的第一特征115、以及图案化的材料层107 所构成的第二特征123做为下方栅极层105的掩模。发明人相信的一点是，图案化的第二成像强化层119的移除，降低了在栅极层105蚀刻期间的蚀刻外形微负载(etching profile microloading)0请参照图8，利用图案化的硬掩模层109与图案化的材料层107的薄膜堆叠所构成的第一特征115、以及图案化的材料层107所构成的第二特征123做为掩模，图案化栅极层 105。在一实施例中，利用多晶硅层来做为栅极层105。在氯气012)/溴化氢/氧气周遭环境中，以等离子工艺蚀刻此多晶硅层。在图1至图9的实施例中，先图案化材料层107，再图案化栅极层105。由于所需方法可应用于其它结构，因此材料层107可称为欲图案化的第一材料层，而栅极层105可称为欲图案化的第二材料层。请参照图9，移除硬掩模层109与材料层107。具有第一特征115与第二特征123 的栅极结构形成在栅极层105中。二个第二特征123位于每一第一特征115的两侧。每一第一特征115对于相邻的第二特征123具有第二间距P2。每一第二特征123对于相邻的第一特征115具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pp在一实施例中，第二间距P2与第三间距P3实质相等。第二间距P2与第三间距P3均实质为第一间距 P1的二分之一。在其它实施例中，第二间距P2与第三间距P3的至少一者小于80nm。虽然本例子例示出一或多个栅极结构的图案化，但可了解的是，可将这些材料层图案化，以形成任何所需特征。请参照附图，图10至图20是绘示本发明的集成电路间距缩减方法第二实施例。请参照图10，形成介电层203、第三材料层205、第一材料层207、第二材料层209、硬掩模层211与第一成像层219于基材201的上方。如同以下的进一步讨论，图案化第三材料层205、第一材料层207、第二材料层209、硬掩模层211与第一成像层219，以在基材201 上方形成一或多个特征。可形成额外层于介电层203、第三材料层205、第一材料层207、第二材料层209、硬掩模层211与第一成像层219的上方及/或下方，这些额外层包含衬层、界面层、晶种层、粘着层、阻障层等等。可了解的是，可图案化这些材料层，以形成任何所需特征，例如栅极结构、线等等。利用任何适合工艺形成任何适合厚度的介电层203于基材201上方。介电层203 的材料与先前段落中的栅极介电层103的材料相同。介电层203在此并不限于栅极介电层的功能。利用任何适合工艺形成任何适合厚度的第三材料层205于栅极的介电层203上方。在一实施例中，第三材料层205是一栅极层，其相同于先前段落中所描述的栅极层105。 在其它实施例中，第三材料层205包含氧化物、氮化物、氮氧化硅、或其它可被图案化的适当材料，且第三材料层205具有相对于上述第一材料层207的蚀刻选择比。利用任何适合工艺形成第一材料层207于第三材料层205的上方。第一材料层 207包含光阻层、抗反射覆盖层、多晶硅层或可剥除的非晶系碳材料。替代性地，第一材料层207可包含任何做为下方第三材料层205的后续蚀刻工艺的蚀刻掩模的适当材料。换句话说，在第三材料层205的蚀刻工艺期间，第一材料层207具有较第三材料层205高的蚀刻抵抗力。形成任何适合厚度的第一材料层207。举例而言，第一材料层207的厚度大约为 600 AMl 400A ο利用任何适合工艺形成第二材料层209于第一材料层207的上方。第二材料层 209包含氧化物、氮化物、氮氧化硅、或其它可在下方第一材料层207的后续蚀刻工艺中做为蚀刻掩模层的适合材料。换句话说，在第一材料层207的蚀刻工艺期间，第二材料层209 具有较第一材料层207高的蚀刻抵抗力。形成任何适合厚度的第二材料层209。举例而言， 第二材料层209的厚度大约为100 A至400人。利用任何适合工艺形成硬掩模层211于第二材料层209的上方。硬掩模层211的材料与先前段落中的硬掩模层109的材料相同。硬掩模层211可在下方第二材料层209的后续蚀刻工艺中，做为蚀刻掩模。换句话说，在第二材料层209的蚀刻工艺期间，硬掩模层 211具有较第二材料层209高的蚀刻抵抗力。形成任何适合厚度的第二材料层209。举例而言，第二材料层209的厚度大约为100 A至400A。形成第一成像层219于硬掩模层211上。第一成像层219包含至少三层一底层 213、中间层215与上层217。底层213形成在硬掩模层211上方，且位于中间层215的下方。中间层215形成在底层213上方，且位于上层217的下方。上层217形成在中间层215 上方。底层213、中间层215与上层217包含各种有机与无机材料。在一实施例中，底层213 包含一有机层，中间层215包含一无机层，而上层217包含一有机层。有机底层213可包含光阻材料、抗反射覆盖材料、高分子聚合物材料、及/或其它适合材料。中间无机层可包含氧化层，例如低温化学气相沉积(CVD)氧化物、源自于TEOS的氧化物、氧化硅或硅烷氧化物 (silane oxide)。另一例子包含中间层为含硅抗反射覆盖材料，例如含硅42%的硅抗反射覆盖层。上有机层可包含有机光阻材料。此外，底层213、中间层215与上层217等成像层包含任何适合厚度。在一例子中，底层213的厚度大约为600 A至1000人。中间层215的厚度大约为100 A至500A。上层217的厚度大约为550 A至950人。请参照图11，利用微影图案化工艺图案化第一成像层219的上层217。这些工艺可包含曝光、曝光后烘烤、显影光阻、冲洗、干燥(例如，硬烤)、其它适合工艺、及/或上述工艺的组合。图案化的上层217包含数个第一特征221位于中间层215的上方。每一第一特征221上的间距P1为二相邻第一特征221的相同点之间的最小距离。间距P1等于第一特征221的宽度F1加上相邻的第一特征221之间的间隔Sp请参照图12，利用上层217做为掩模，图案化中间层215与底层213。将第一特征 221转移至中间层215与底层213中。在一实施例中，利用无机含硅抗反射覆盖层来做为中间层215。利用有机底部抗反射覆盖(BARC)层来做为底层213。在四氟化碳周遭环境中， 以等离子工艺蚀刻中间层215。接着，在溴化氢/氧气周遭环境中，以等离子工艺蚀刻底层 213。在一实施例中，在底层213蚀刻工艺期间，消耗且移除上层217。请参照图13，利用图案化的中间层215与图案化的底层213所构成的薄膜堆叠做为掩模，图案化硬掩模层211。第二材料层209的上表面的一部分遭暴露出。将第一特征 221从第一成像层219的底层213转移至硬掩模层211中。在一实施例中，利用底部抗反射覆盖层来做为底层213。利用氮氧化硅层来做为硬掩模层211。在四氟化碳周遭环境中，以等离子工艺蚀刻此氮氧化硅层。在一实施例中，在硬掩模层211蚀刻工艺期间，消耗且移除中间层215。中间层215的厚度实质等于硬掩模层211的厚度。中间层215的干蚀刻速率实质等于硬掩模层211的干蚀刻速率。请参照图14，移除硬掩模层211上的底层213。在一实施例中，利用底部抗反射覆盖层来做为底层213。在氧气周遭环境中，灰化此底部抗反射覆盖层。图案化的硬掩模层 211遭暴露出。请参照图15，形成第二成像层223于图案化的硬掩模层211与第二材料层209的部分上表面的上方。第二成像层223包含至少三层一底层225、中间层227与上层229。第二成像层223填充于图案化的硬掩模层211的第一特征221之间的间隔Sl中。第二成像层 223提供下方的图案化硬掩模层221的表面地形充分的覆盖。第二成像层223—底层225、 中间层227与上层2 —的材料与厚度与先前段落中的第一成像层219相同。接下来，利用数个微影图案化工艺，形成图案化上层229。这些工艺可包含光罩对准、曝光、曝光后烘烤、显影光阻、冲洗、干燥(例如，硬烤)、其它适合工艺、及/或上述工艺的组合。此图案化的上层2 包含数个第二特征231位于中间层227的上方。每一第二特征231在相邻第二特征231之间具有间距P1、宽度F2与间隔&。间距P1等于第二特征231 的宽度F2加上相邻的第二特征231之间的间隔&。图案化的硬掩模层211上的第一特征 221并未与图案化的上层2 上的第二特征231重叠。换句话说，第一特征221与第二特征 231交替排列。请参照图16，利用上层2 做为掩模，图案化中间层227与底层225。在一实施例中，利用无机含硅抗反射覆盖层来做为中间层227。利用有机底部抗反射覆盖层来做为底层225。在四氟化碳周遭环境中，以等离子工艺蚀刻中间层227。接着，在溴化氢/氧气周遭环境中，以等离子工艺蚀刻底层225。利用蚀刻，将第二特征231从图案化的上层2 转移至中间层227与底层225所构成的薄膜堆叠中。图案化的硬掩模层211中的第一特征221、以及中间层227与底层225所构成的图案化的薄膜堆叠中的第二特征231交替排列在第二材料层209的上表面上。二个第二特征231位于每一第一特征221的两侧。每一第一特征221对于相邻的第二特征 231具有第二间距P2。每一第二特征231对于相邻的第一特征221具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pp在一实施例中，第二间距P2与第三间距P3实质相等。第二间距P2与第三间距P3实质为第一间距P1的二分之一。在其它实施例中，第二间距P2与第三间距P3的至少一者小于80nm。请参照图17，利用中间层227与底层225所构成的图案化的薄膜堆叠、以及图案化的硬掩模层211做为掩模，图案化第二材料层209。在一实施例中，利用氧化层来做为第二材料层209。在四氟化碳周遭环境中，以等离子工艺蚀刻此氧化层。在一实施例中，在第二材料层209的蚀刻工艺期间，消耗且移除中间层227。中间层227的厚度实质等于第二材料层209的厚度。中间层227的干蚀刻速率实质等于第二材料层209的干蚀刻速率。将第一特征221与第二特征231转移至图案化的第二材料层209中。二个第二特征231位于每一第一特征221的两侧。每一第一特征221对于相邻的第二特征231具有第二间距P2。每一第二特征231对于相邻的第一特征221具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pi。请参照图18，利用底层225与第二材料层209所构成的图案化的薄膜堆叠、以及硬掩模层211与第二材料层209所构成的图案化的薄膜堆叠做为掩模，图案化第一材料层 207。利用蚀刻，将第一特征221与第二特征231转移至图案化的第一材料层207中。在一实施例中，利用可剥除的非晶系碳材料来做为第一材料层207。在溴化氢/氯气/氧气 / 二氧化硫周遭环境中，以等离子工艺蚀刻此第一材料层207。在一实施例中，在第一材料层207的蚀刻工艺期间，消耗且移除底层225。底层225的干蚀刻速率实质等于第一材料层 207的干蚀刻速率。请参照图19，利用硬掩模层211、第二材料层209与第一材料层207所构成的图案化的薄膜堆叠、以及第二材料层209与第一材料层207所构成的图案化的薄膜堆叠做为掩模，图案化第三材料层205。将第一特征221与第二特征231形成在第三材料层205中。 在一实施例中，利用氮氧化硅层来做为硬掩模层211。利用氧化层来做为第二材料层209。 利用可剥除的非晶系碳材料来做为第一材料层207。利用多晶硅层来做为第三材料层205。 在氟周遭环境中，例如四氟化碳，以等离子工艺蚀刻此多晶硅层。在第一材料层207的蚀刻工艺期间，消耗且移除硬掩模层211与第二材料层209所构成的图案化的薄膜堆叠。图案化的第一材料层207留在第三材料层205上。请参照图20，移除图案化的第一材料层207。第一特征221与第二特征231形成在第三材料层205上。二个第二特征231位于每一第一特征221的两侧。每一第一特征221 对于相邻的第二特征231具有第二间距P2。每一第二特征231对于相邻的第一特征221具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pp在一实施例中，第一特征 221与第二特征231具有相同特征。第二间距P2与第三间距P3实质相等。第二间距P2与第三间距P3实质为第一间距P1的二分之一。在其它实施例中，第二间距P2与第三间距P3 的至少一者小于80nm。在一实施例中，第三材料层205是一栅极层，例如多晶硅层。做为栅极氧化层的介电层203形成在此栅极层下方。栅极结构形成在第三材料层205中。虽然，本例子说明一或多个栅极结构的图案化，可了解的是，可图案化材料层，以形成任何所需特征，例如线或浅沟渠隔离(STI)等等。请参照附图，图21至图M是绘示集成电路的间距缩减方法的第三实施例，其是图 18至图20的工艺步骤的一种变化。请参照图21，所绘示的薄膜堆叠类似于图18，除了第四材料层204形成在介电层 203上，且位于第三材料层205下方。如图21所示，介电层203、第四材料层204、第三材料层205、第一材料层207、第二材料层209与硬掩模层211形成在基材201上方。介电层203、 第三材料层205、第一材料层207、第二材料层209与硬掩模层211的材料与先前段落中相同。第四材料层204包含氧化物、氮化物、氮氧化硅、或可图案化的其它适合材料，第四材料层204对于上方的第三材料层205具有相对蚀刻选择比。请继续参照图21，利用底层225与第二材料层209所构成的图案化的薄膜堆叠、以及硬掩模层211与第二材料层209所构成的图案化的薄膜堆叠做为掩模，如先前所述般图案化第一材料层207。利用蚀刻，将第一特征221与第二特征231转移至图案化的第一材料层207中。请参照图22，利用硬掩模层211、第二材料层209与第一材料层207所构成的图案化的薄膜堆叠、以及第二材料层209与第一材料层207所构成的图案化的薄膜堆叠做为掩模，图案化第三材料层205与第四材料层204。将第一特征221与第二特征231转移至图案化的第三材料层205与第四材料层204中。在一实施例中，利用氧化层来做为第三材料层205。利用氮化层来做为第四材料层204。首先，在四氟化碳周遭环境中，以等离子工艺蚀刻第三材料层205。接下来，在四氟化碳周遭环境中，以另一等离子工艺蚀刻第四材料层 204。在一实施例中，在第三材料层205与第四材料层204的蚀刻工艺期间，消耗且移除硬掩模层211与第二材料层209。请参照图23，移除位于第三材料层205与第四材料层204所构成的图案化的薄膜堆叠上方的图案化的第一材料层207。形成第三材料层205与第四材料层204所构成的图案化的薄膜堆叠的第一特征221与第二特征231。在一实施例中，利用可剥除的非晶系碳材料来做为第一材料层207。在氧气周遭环境中，以等离子工艺灰化第一材料层207。第三材料层205与第四材料层204所构成的图案化的薄膜堆叠被留下来做为下方层的蚀刻的蚀刻掩模。请参照图M，利用第三材料层205与第四材料层204所构成的图案化的薄膜堆叠来做为蚀刻掩模。蚀刻介电层203与部分的基材201，以形成复数个浅沟渠隔离(STI) 233。 将浅沟渠隔离233分配至第一特征221与第二特征231。二个第二特征231位于每一第一特征221的两侧。每一第一特征221对于相邻的第二特征231具有第二间距P2。每一第二特征231对于相邻的第一特征221具有第三间距P3。第二间距P2与第三间距P3之和等于第一间距Pi。在一实施例中，第一特征221与第二特征231具有相同特征。第二间距P2与第三间距P3实质相等。第二间距P2与第三间距P3实质为第一间距P1的二分之一。在其它实施例中，第二间距P2与第三间距P3的至少一者小于80nm。值得注意的是，在上面所有实施例中，假设在图1与图10的起始结构中采用了适合材料，且基材101与201包含适当的下级层(sublayers)叠设于主体支撑材料上，则若有需要的话，可重复在此所描述的特征窄化工艺。可将重复的特征窄化工艺视为将通过在上
13述第一种例子之前或之后增加上述第二种例子工艺步骤的方式，来加以架构。
虽然实施例及其优点已详细描述如上，然应该了解到的是，在不偏离后附权利要求书所界定的本发明的精神与范围下，当可在此进行各种改变、取代以及修正。此外，本申请案的范围并非限制在说明书所描述的工艺、机械、制造、物质成分、手段、方法以及步骤的特定实施例中。在此技术领域中具有通常知识者，将可轻易从本发明的揭露中了解到，现存或日后所发展出的可与在此所描述的对应实施例执行实质相同的功能、或达到实质相同的结果的工艺、机械、制造、物质成分、手段、方法或步骤，可依据本发明来加以应用。因此，所附的权利要求书是用以将这类工艺、机械、制造、物质成分、手段、方法或步骤含括在其范围内。
权利要求
1.一种间距缩减的方法，其特征在于，该方法包含 提供一基材；形成一材料层于该基材上方； 形成一硬掩模层于该材料层上； 形成一第一成像强化层于该硬掩模层上；形成一第一图案化光阻层，以形成数个第一特征于该第一成像强化层上方，该些第一特征具有一第一间距在相邻的该些第一特征之间；利用该第一图案化光阻层做为掩模，图案化该第一成像强化层与该硬掩模层，以形成该些第一特征于该第一成像强化层与该硬掩模层中，并暴露出该材料层的一上表面的一部分；移除该第一成像强化层，以暴露出经图案化的该硬掩模层；形成一第二成像强化层于经图案化的该硬掩模层与该材料层的该上表面的该部分上方；形成一第二图案化光阻层，以形成数个第二特征于该第二成像强化层上方，其中该些第二特征具有该第一间距在相邻的该些第二特征之间，其中该些第一特征与该些第二特征并未重叠；利用该第二图案化光阻层做为掩模，图案化该第二成像强化层，以形成该些第二特征于该第二成像强化层中，其中经图案化的该硬掩模层的该些第一特征与经图案化的该第二成像强化层的该些第二特征位于该材料层的该上表面上；以及利用经图案化的该第二成像强化层与经图案化的该硬掩模层做为掩模，图案化该材料层，其中经图案化的该材料层具有该些第一特征与该些第二特征，二个该些第二特征位于每一该些第一特征的两侧。
2.根据权利要求1所述的间距缩减的方法，其特征在于，相邻的该些第一特征与该些第二特征之间的一间距为该第一间距的二分之一。
3.根据权利要求1所述的间距缩减的方法，其特征在于，还包含 形成一第二材料层于该基材的上方，且位于该材料层的下方；以及利用经图案化的该硬掩模层与经图案化的该材料层所构成的一薄膜堆叠、以及经图案化的该材料层做为掩模，图案化该第二材料层。
4.一种间距缩减的方法，其特征在于，该方法包含 提供一基材；形成一第一材料层于该基材上方； 形成一第二材料层于该第一材料层上； 形成一硬掩模层于该第二材料层上； 形成一第一成像层于该硬掩模层上；图案化该第一成像层，以形成数个第一特征于该硬掩模层上，该些第一特征具有一第一间距在相邻的该些第一特征之间；利用该第一成像层做为掩模，蚀刻该硬掩模层，以形成该些第一特征于该硬掩模层中， 并暴露出该第二材料层的一上表面的一部分；移除该第一成像层，以暴露出经蚀刻的该硬掩模层；形成一第二成像层于经蚀刻的该硬掩模层与该第二材料层的该上表面的该部分上；图案化该第二成像层，以形成数个第二特征于该第二材料层上，该些第二特征具有该第一间距在相邻的该些第二特征之间，经蚀刻的该硬掩模层的该些第一特征与该第二成像层的该些第二特征交替排列在该第二材料层的该上表面上；以及利用经蚀刻的该硬掩模层与经图案化的该第二成像层做为掩模，蚀刻该第二材料层， 以形成该些第一特征与该些第二特征于该第二材料层中。
5.根据权利要求4所述的间距缩减的方法，其特征在于，该第一成像层包含一第一上有机层、一第一中间无机层位于该第一上有机层下方、以及一第一底部有机层位于该第一中间无机层下方。
6.根据权利要求5所述的间距缩减的方法，其特征在于，在蚀刻该硬掩模层期间，移除该第一中间无机层。
7.根据权利要求4所述的间距缩减的方法，其特征在于，还包含利用经图案化的该第二成像层与经蚀刻的该第二材料层所构成的一薄膜堆叠、以及经蚀刻的该硬掩模层与经蚀刻的该第二材料层做为掩模，蚀刻该第一材料层。
8.根据权利要求7所述的间距缩减的方法，其特征在于，该第二成像层包含一第二上有机层、一第二中间无机层位于该第二上有机层下方、以及一第二底部有机层位于该第二中间无机层下方。
9.根据权利要求8所述的间距缩减的方法，其特征在于，在蚀刻该第二材料层期间，移除该第二中间无机层；以及在蚀刻该第一材料层期间，移除该第二底部有机层。
10.根据权利要求8所述的间距缩减的方法，其特征在于，还包含形成一第三材料层于该第一材料层的下方，且位于该基材的上方；以及利用经蚀刻的该硬掩模层、经蚀刻的该第二材料层与经蚀刻的该第一材料层所构成的一薄膜堆叠、以及经蚀刻的该第二材料层经蚀刻的该第一材料层所构成的一薄膜堆叠做为掩模，蚀刻该第三材料层，其中在蚀刻该第三材料层期间，移除经蚀刻的该硬掩模层与经蚀刻的该第二材料层。
全文摘要
本发明的一实施例包含一种间距缩减的方法。提供一基材。形成一第一材料层于基材上方。形成一第二材料层于第一材料层上。形成一硬掩模层于第二材料层上。形成一第一成像层于硬掩模层上。图案化第一成像层，以在硬掩模层上方形成数个第一特征。利用第一成像层做为一掩模，蚀刻硬掩模层，以在硬掩模层中形成第一特征。移除第一成像层，以暴露出被蚀刻的硬掩模层以及第二材料层的上表面的一部分。形成一第二成像层，且重复此工艺，借以使第一与第二特征以一间距交替，此间距实质上为原间距的一半。
文档编号H01L21/311GK102347218SQ20101053975
公开日2012年2月8日 申请日期2010年11月2日 优先权日2010年7月23日
发明者陈振平, 黄明杰 申请人:台湾积体电路制造股份有限公司