专利名称：一种应力放大的cmos晶体管结构的制作方法
技术领域：
本发明涉及晶体管结构，尤其涉及关于应力放大的晶体管结构。
背景技术：
半导体集成电路制造技术已进入纳米时代，通过采用应变硅技术可以提高半导体 器件的载流子迁移率和电流驱动能力，同时只需对现有工艺进行少量的改动。已知，在N型金属氧化物半导体场效应晶体管(NM0SFET)的沟道中引入张应力可 以提升NM0SFET的性能，在P型金属氧化物半导体场效应晶体管(PM0SFET)的沟道中引入 压应力可以提升PM0SFET的性能。目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底 产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局 应变的材料包括绝缘层上锗硅(SiGe on Insulator, SG0I)，锗硅虚拟衬底(SiGe virtual substrate)等。局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。 局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(Dual Stress Layers，DSL)，和浅槽隔离(Shallow Trench Isolation，STI)。全局应变技术制造复杂，成 本较高；局部应变技术与CMOS技术具有良好的工艺兼容性以及制造方法简单，从而在提高 半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。但是目前所用的局部应变技术仍存在不足。(1)上述方法的应力源离沟道都有一 定的距离，距离沟道越远，应力的衰减程度越高。以STI技术为例，它引入的应力需要经过 源漏区才能到达沟道边缘；从沟道边缘到达沟道中心，还要受到沟道上方的栅和沟道下方 的体硅影响，因此沟道中的应力分布为“U”型，更确切地说，沟道应力与到应力源的距离呈 反比关系。( 半导体器件制造过程中存在高温工艺，高温会导致应力部分弛豫。以双应力 层技术为例，其后续工艺一般还包括多步的至少450°c的高温工艺，因此必然使得沟道区应 力部分弛豫。综上所述，上述方法都受到器件尺寸和制造工艺的限制，器件尺寸越大，沟道 区应力就越小。这也是常规的应变硅技术只适合用于90纳米工艺以下的原因。对于较大 尺寸(0. 13微米制造工艺以上)器件，上述方法带来的性能提升几乎消失。
发明内容
本发明的目的是为了克服应力在传递沟道区过程中的衰减，特提供一种具有应力 放大结构的MOS器件。以应力引入方法中的双应力层法为例(图1)，该方法在NMOS沟道引 入张应力，PMOS沟道引入压应力，从而增强了驱动电流。但在应力传递过程中，由于器件尺 寸和工艺温度的限制，导致真正传递至沟道的应力受到极大的衰减(如前所述，呈“U”型分 布)，采用本发明，可降低衰减的程度，从而较常规方法获得更大的沟道应力。本发明的应力放大CMOS器件结构如下(图2)该CMOS器件包括有制作第一晶体 管NM0SFET和第二晶体管PM0SFET的半导体衬底(10)，阱区Q0/M)，源漏区02Λ6)，栅极 (30/32)，浅槽隔离区(12)以及钝化层(50/52)。与已有技术不同之处在于将制作栅结构分2步完成，第一步先淀积一定厚度的栅，然后在第一步淀积的栅中刻蚀有孔洞，孔洞离栅 绝缘层的距离一般为5nm-10nm，孔洞之间有一定的距离，其距离为2nm-40nm，孔洞中填充 有低杨氏模量的材料，刻蚀的孔洞数量至少一个。第二步再继续淀积栅，使总体栅的厚度达 到工艺指标由图2可见，第一晶体管NM0SFET，与普通的应力增强晶体管相比，其栅30靠近沟 道区处增刻孔40，孔内填充低杨氏模量的材料，如二氧化硅，或者金属铝等。第二晶体管PM0SFET，与普通的应力增强晶体管相比，其栅32靠近沟道区处增刻 孔42，孔内填充低杨氏模量的材料，如二氧化硅，或者金属铝等。其应力放大的原理为材料力学和结构力学中的应力集中效应。应力集中是由于 截面的突然变化，外力的不均勻，材料本身不连续性或构件中存在裂纹和构件是否处在疲 劳载荷作用下等因素引起的，局部组织变化，受力不均，并在很小面积上产生很大的应力， 而这个应力远远大于名义应力或平均应力使应力过于集中。在本发明中，人为引入材料不 连续，即在栅极(30/32)刻方形孔(40/42)，且填充异于栅极(30/32)中的方孔(40/42)材 料，如二氧化硅/金属Al等，即可产生应力集中效应，该应力集中效应可放大应力集中点附 近的应力可至数十倍(该应力由各种应力引入方法引入，如前所述双应力层技术，浅槽隔 离技术等)，对于NM0SFET，即为张应力，对于PM0SFET，即为压应力，由于该应力集中点靠近 沟道区，所以会分别提升NM0SFET沟道区之张应力，PM0SFET沟道区之压应力。在工程中，应力集中效应一般来说是有害的，但在本发明中，器件中的应力实际上 是小应力，材料处于弹性形变的范畴，因此应力集中效应并不会导致器件失效。由上述可见，本发明提供的具有应力放大的CMOS器件结构，可极大地降低应力源 传递至沟道区的应力衰减程度，即放大了沟道区的应力，因而获得更大的驱动电流。且本发 明尤其可用于大尺寸器件。因为器件尺寸大，意味着应力源离器件沟道区远，应用本发明的 应力放大特性，可改善器件尺寸大带来的应力过度衰减问题。
图1是使用了现有的主要的局部应力技术的CMOS器件基本结构的剖面示意图。 其中1——源漏嵌入式碳化硅；2——源漏嵌入式锗硅；3——浅槽隔离区；4——张应力层； 5——压应力层。图2是本发明的一个具有应力放大结构的CMOS器件结构实施例的纵向剖面图。下表是本发明对照附图2所注序号的含义说明。
权利要求
1.一种应力放大的CMOS晶体管，它包含生成NM0SFET器件和PM0SFET器件的半导体衬 底(10)、阱区Q0/M)、源漏02Λ6)、栅极(30/32)、浅槽隔离区(12)、钝化层(50/52)，其 特征在于制作栅结构时，在栅中离栅绝缘层一定距离处刻蚀有孔洞G0/42)，孔洞之间有一 定的间距，在孔洞内填充有低杨氏模量的材料。
2.根据权利要求1所述的一种应力放大的CMOS晶体管，其特征在于刻蚀的孔洞离栅绝 缘层5nm-10nm，孔洞之间的间距为20nm_35nm.
3.根据权利要求1所述的一种应力放大的CMOS晶体管，其特征在于在栅极中刻蚀的孔 洞数量至少1个。
4.根据权利要求1所述的一种应力放大的CMOS晶体管，其特征在于刻蚀出的孔洞形状 可为方形、或长方形、或圆形、或椭圆形、或三角形、或菱形。
全文摘要
本发明涉及应力放大的CMOS晶体管结构，一种具有应力放大特性的互补金属氧化物半导体CMOS晶体管结构，它的特征是在栅极中(30/32)引入应力集中因子(40/42)，从而放大沟道区的应力。该结构应与相关的应力引入方法配合使用，如双应力层技术(60/62)，浅槽隔离技术(12)等，可大幅度提高沟道区引入的应力，从而提高CMOS晶体管的驱动电流。本发明制造工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
文档编号H01L29/78GK102064177SQ20101053941
公开日2011年5月18日 申请日期2010年11月11日 优先权日2010年11月11日
发明者于奇, 应贤炜, 李竞春, 杨洪东, 王向展 申请人:电子科技大学