晶体管的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[000引随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是M0S (MetalOxideSemicon化ctor,金属-氧化物-半导体）器件的尺寸不断地缩小，W此满足 集成电路发展的小型化和集成化的要求。在M0S晶体管器件的尺寸持续缩小的过程中，现 有工艺W氧化娃或氮氧化娃作为栅介质层的工艺受到了挑战。W氧化娃或氮氧化娃作为栅 介质层所形成的晶体管出现了一些问题，包括漏电流增加W及杂质的扩散，从而影响晶体 管的阔值电压，进而影响半导体器件的性能。
[0003] 为解决W上问题，W高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅 (HKMG，化曲KMetalGate)晶体管。所述高K金属栅晶体管采用高K(介电常数）材料代 替常用的氧化娃或氮氧化娃栅介质材料，能够在缩小晶体管尺寸的同时，减小漏电流的产 生，并提局晶体管的性能。
[0004] 具体地，请参考图1，图1是一种高K金属栅晶体管的剖面结构示意图，包括：位于 衬底100表面的介质层105和栅极结构110,所述栅极结构110的顶部表面与所述介质层 105的表面齐平，所述栅极结构110包括；位于衬底100表面的高K栅介质层101，位于高K 栅介质层101表面的金属栅103,位于商K栅介质层101和金属栅103两侧的衬底100表面 的侧墙104 ;位于所述栅极结构两侧的衬底100内的源区106a和漏区10化，所述源区106a 和漏区10化表面具有半导体覆盖层107。
[0005] 然而，现有技术所形成的高K金属栅晶体管性能不稳定。
【发明内容】
[0006] 本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管性能提高。
[0007] 为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底 表面具有伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极结构两侧的衬底内具有 源区和漏区，所述源区和漏区表面具有半导体层，所述衬底和半导体层表面、W及伪栅极结 构的侧壁表面具有第一介质层，所述第一介质层暴露出伪栅极层的顶部表面；去除所述伪 栅极层，在第一介质层内形成第一开口；在所述第一开口的侧壁和底部表面形成栅介质层； 在所述栅介质层表面形成填充满第一开口的牺牲层；在形成所述牺牲层之后，在所述第一 介质层内形成暴露出半导体层的第一通孔；采用自对准娃化工艺在所述第一通孔底部的半 导体层表面形成电接触层；在形成电接触层之后，去除所述牺牲层直至暴露出栅介质层，在 第一介质层内形成第二开口；在第二开口内形成栅极层；在所述电接触层表面形成导电插 塞。
[0008] 可选的，所述牺牲层和栅介质层的形成工艺包括：在第一介质层表面和第一开口 的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满第一开口的牺牲膜；采 用平坦化工艺去除第一介质层表面的牺牲膜和栅介质膜，w形成牺牲层和栅介质层。
[0009] 可选的，所述栅介质膜的材料为高K介质材料，所述高K介质材料包括；La2化、 AI2O3、BaZr〇3、HfZr〇4、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、炬a, Sr) Ti〇3、SIsNa，所述栅介质膜的厚度为5A~20A。
[0010] 可选的，所述栅介质膜的形成工艺包括；采用沉积工艺在第一介质层表面和开口 的侧壁和底部表面形成高K介质膜；对所述高K介质膜进行退火工艺。
[0011] 可选的，所述沉积工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积 工艺；所述退火工艺为快速热退火、尖峰退火或激光退火，退火温度为60(TC~105(TC。
[0012] 可选的，所述第一介质层的形成工艺包括；在衬底、半导体层和伪栅极结构表面沉 积介质膜；平坦化所述介质膜直至暴露出伪栅极层为止。
[0013] 可选的，在沉积介质膜之前，在所述衬底、半导体层和伪栅极结构沉积停止膜；在 平坦化所述介质膜之后，去除伪栅极层顶部表面的停止膜，形成停止层。
[0014] 可选的，所述停止膜的材料为SisN4或SiON;所述停止膜的沉积工艺为化学气相沉 积工艺或原子层沉积工艺；当所形成的晶体管为PM0S晶体管时，所述停止膜向衬底提供压 应力；当所形成的晶体管为NM0S晶体管时，所述停止膜向衬底提供拉应力。
[0015] 可选的，所述介质膜的形成工艺为高密度等离子沉积工艺、高深宽比等离子体沉 积工艺或流体化学气相沉积工艺，所述介质膜的厚度为600A~1500A。
[0016] 可选的，还包括；在形成牺牲层之前，在栅介质层表面形成覆盖层，所述覆盖层的 材料为La2〇3、AL2O3、Ga2〇3、1叫〇3、MoO、Pt、Ru、TaCNO、Ir、hC、MoN、WN、TixNi_x，所述覆盖层 的厚度为5A~20A，所述覆盖层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或 原子层沉积工艺。
[0017] 可选的，所述栅极结构还包括；位于伪栅极层和衬底之间的伪栅介质层。
[0018] 可选的，在去除伪栅极层之后，去除伪栅介质层，所述第一开口底部暴露出衬底表 面；在形成栅介质层之前，在第一开口的侧壁和底部表面形成结合层，所述结合层的材料为 Si化或SiON，所述结合层的形成工艺包括热氧化工艺、氮氧化工艺或化学氧化工艺，所述结 合层的厚度为5A~lOA。
[0019] 可选的，所述栅极结构还包括；位于伪栅极层侧壁表面和伪栅极层两侧衬底表面 的侧墙，所述侧墙的材料为Si3N4、Si0N、Si0BN或SiOCN，所述侧墙的形成工艺包括原子层沉 积工艺或化学气相沉积工艺，所述侧墙的厚度为loA~100A。
[0020] 可选的，所述伪栅极层的材料为非晶娃或多晶娃，所述伪栅极层的厚度为 500A~1500A。
[0021] 可选的，还包括；位于源区和漏区内的应力层，所述半导体层形成于应力层表面， 所述应力层的材料为SiC或SiGe。
[0022] 可选的，所述半导体层的形成工艺为选择性外延沉积工艺；当半导体层在形成源 区和漏区之前形成，所述半导体层的厚度为100A~160A;当半导体层在形成源区和漏区 之后形成，所述半导体层的厚度为100A~150A。
[0023] 可选的，所述自对准娃化工艺包括：在第一介质层表面和第一通孔的侧壁和底部 表面形成金属层，所述金属层的材料为媒、钻或铁，所述金属层的形成工艺为化学气相沉积 工艺或物理气相沉积工艺；采用退火工艺使金属层的原子向半导体层内扩散，在半导体层 表面形成电接触层；在退火工艺之后，去除剩余金属层。
[0024] 可选的，所述导电插塞的形成工艺包括；在去除所述牺牲层之前，在第一通孔内形 成第一子插塞；在形成第一子插塞之后，去除所述牺牲层并形成栅极层；在形成栅极层之 后，在第一介质层、第一子插塞和栅极层表面形成第二介质层；在所述第二介质层内形成暴 露出第一子插塞的第二通孔；在所述第二通孔内形成第二子插塞，所述第二子插塞和第一 子插塞形成导电插塞。
[00巧]可选的，所述导电插塞的形成工艺包括；在去除所述牺牲层之前，在第一通孔内形 成第H介质层；在形成第H介质层之后，去除所述牺牲层并形成栅极层；在形成栅极层之 后，在第一介质层、第H介质层和栅极层表面形成第四介质层；刻蚀所述第四介质层、第H 介质层和第一介质层，形成暴露出电接触层的第H通孔；在所述第H通孔内形成导电插塞。
[0026] 可选的，所述第H介质层和第四介质层的材料为氧化娃，形成工艺包括等离子体 增强化学气相沉积工艺、高密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学 气相沉积，第；介质层的厚度为600A~1500A，第四介质层厚度为300A~lOOOA。
[0027] 与现有技术相比，本发明的技术方案具有W下优点：
[0028] 本发明的形成方法中，在去除伪栅极层所形成的第一开口侧壁和底部表面形成栅 介质层之后，在栅介质层表面形成填充满第一开口的牺牲层，所述牺牲层能够为后续形成 的栅极层占据空间。在形成牺牲层之后，W自对准娃化工艺在半导体层表面形成电接触层， 在形成电接触层之后，再去除牺牲层并于栅介质层表面形成栅极层，所述电接触层能够降 低导电插塞与源区或漏区之间的接触电阻。由于所述栅极层在形成电接触层之后形成，因 此所述自对准娃化工艺不会损害栅极层，从而保证了栅极层的形貌和性能稳定，避免栅极 层的材料向衬底内扩散。其次，在形成电接触层之前形成栅介质层，则形成所栅介质层的高 温工艺不会对电接触层的性能造成影响，能够使电接触层和栅介质层性能均得到保证。因 此，所形成的晶体管性能和稳定性改善。
[0029] 进一步，在形成牺牲层之前形成栅介质层，所述栅介质层的形成工艺包括；在第 一开口内沉积栅介质膜；在沉积工艺之后，平坦化介质层表面的栅介质膜形成。其中，所 述栅介质膜的形成工艺包括对所沉积的高K介质膜进行退火工艺，且退火温度为60(TC~ 105(TC。由于所述退火温度较高，因此，在进行后续的自对准娃化工艺之前形成所述栅介质 层，能够避免形成栅介质层的退火工艺对电接触层的性能造成损害，从而保证了晶体管性 能良好。
【附图说明】
[0030] 图1是一种高K金属栅晶体管的剖面结构示意图；
[0031] 图2至图12是本发明实施例的晶体管形成过程的剖面结构示意图。
【具体实施方式】
[0032] 如【背景技术】所述，现有技术所形成的高K金属栅晶体管性能不稳定。
[0033] 经过研究发现，请继续参考图1，现有形成高K金属栅晶体管的工艺为后栅工艺 (GateLast),在