晶体管的形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002] 现有技术随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速 度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度 方向发展。因此，互补金属氧化物半导体（Complementary Metal Oxide Semiconductor, CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半 导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的 一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子（η-沟道晶 体管中的电子，Ρ-沟道晶体管中的空穴）迁移率，就能提高驱动电流。因而应力可以极大 地提高晶体管的性能。
[0003] 因为硅、锗具有相同的晶格结构，即"金刚石"结构，在室温下，锗的晶格常数大于 硅的晶格常数，所以在PM0S晶体管的源、漏区形成硅锗（SiGe)，可以引入硅和锗硅之间晶 格失配形成的压应力，进一步提商压应力，提商PM0S晶体管的性能。相应地，在NM0S晶体 管的源、漏区形成碳硅（CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高 拉应力，提高NM0S晶体管的性能。
[0004] 然而，现有形成方法形成的晶体管性能不佳。
【发明内容】
[0005] 本发明解决的问题是提供一种晶体管的形成方法，以提高晶体管的性能。
[0006] 为解决上述问题，本发明提供一种晶体管的形成方法，包括：
[0007] 提供半导体衬底，所述半导体衬底包括多个有源区和位于相邻有源区之间的隔离 结构；
[0008] 在所述半导体衬底上形成栅极结构，所述栅极结构横跨至少一个所述有源区；
[0009] 在形成所述栅极结构之后，采用能够钝化所述隔离结构的离子对所述隔离结构进 行离子注入；
[0010] 在进行所述离子注入后，在所述栅极结构两侧的有源区内形成凹槽；
[0011] 处理所述凹槽，使所述凹槽呈西格玛形；
[0012] 在呈西格玛形的所述凹槽内形成应力衬垫层。
[0013] 可选的，在对所述隔离结构进行离子注入时，同时所述栅极结构两侧的有源区进 行所述离子注入。
[0014] 可选的，所述离子注入采用的所述离子为碳离子和氮离子的至少其中之一。
[0015] 可选的，所述离子注入采用的所述离子浓度范围为lE13/cm2~lE15/cm 2。
[0016] 可选的，所述离子注入采用的所述离子能量范围为lkV~20kV。
[0017] 可选的，所述有源区中，进行所述离子注入的深度小于所述凹槽的深度。
[0018] 可选的，在处理所述凹槽后，且在形成所述应力衬垫层前，还包括进行清洗处理的 步骤。
[0019] 可选的，所述清洗处理采用的清洗溶液为稀氢氟酸。
[0020] 可选的，所述稀氢氟酸中，氟化氢与水的质量比为1:50~1:500。
[0021] 可选的，所述应力衬垫层为硅锗层或者硅碳层。
[0022] 与现有技术相比，本发明的技术方案具有以下优点：
[0023] 本发明的技术方案中，提供包括多个有源区和位于相邻有源区之间的隔离结构的 半导体衬底，然后在所述半导体衬底上形成栅极结构，在形成所述栅极结构之后，采用能够 钝化所述隔离结构的离子对所述隔离结构进行离子注入，再在所述栅极结构两侧的有源区 内形成凹槽，最后在所述凹槽内形成应力衬垫层。所述离子注入中注入的离子能够与隔离 结构中的原子反应，从而钝化所述隔离结构，降低隔离结构在晶体管形成工艺过程中的损 耗作用，防止栅极结构下方的沟道区侧面（沟道区侧面指沟道区宽度两端的两个端面）因 隔离结构损耗太多而被暴露，因此，当后续形成应力外延层时，应力外延层不会直接与沟道 区侧面直接接触，防止应力外延层中的掺杂离子扩散至沟道区，保证沟道区的电学性能良 好，提高晶体管的性能。
[0024] 进一步，所述离子注入采用的所述离子为碳离子和氮离子的至少其中之一。碳离 子和氮离子能够与所述隔离结构中的原子形成化学键，从而使所述隔离结构在晶体管的形 成工艺过程中的抗损耗能力显著增强。
【附图说明】
[0025] 图1至图4为现有晶体管的形成方法各步骤对应的结构示意图；
[0026] 图5至图11为本发明实施例晶体管的形成方法各步骤对应的结构示意图。
【具体实施方式】
[0027] 正如【背景技术】所述，现有晶体管的形成方法形成的晶体管性能不佳。现有晶体管 的形成方法的步骤过程中，包括形成如图1至图4所示的结构。
[0028] 请参考图1，提供半导体衬底100,半导体衬底100包括有源区101和隔离结构 102。在半导体衬底100上形成栅极结构，所述栅极结构位于硬掩膜层130下方，并在所述 栅极结构两侧的有源区101内形成凹槽103。
[0029] 请参考图2,图2为图1所示结构沿A-A虚线切割得到的剖面示意图。从中可以看 到，所述栅极结构保护有源区101中的沟道区域，并且所述栅极结构两侧的有源区101中形 成了凹槽103。所述栅极结构包括栅介质层110和栅极120,并且所述栅极结构的侧面和硬 掩膜层130的侧面被侧墙140覆盖。
[0030] 然而，晶体管形成工艺过程中，在形成凹槽103之后，还要对凹槽103进行清洗。在 对凹槽103进行清洗的过程中，会导致隔离结构102被清洗溶液刻蚀损耗。隔离结构102 损耗最严重的地方如图1中虚线圈1011所包围的部分所示。这部分隔离结构102的损耗 将导致侧墙140下方的有源区101被暴露出来，并且导致凹槽103容积扩大，即凹槽103延 伸到有源区101与隔离结构102交界处。
[0031] 请参考图3,图3显示了对图1所示凹槽103进行清洗之后，图1所示结构沿B-B 虚线切割得到的剖面结构示意图，从中可以看到，位于隔离结构102与有源区101交界处的 具有容积扩大的凹槽l〇3a，并且侧墙下方的有源区101被凹槽103a暴露出来，即沟道区至 少部分侧面被暴露出来（沟道区侧面指沟道区宽度两端的两个端面）。
[0032] 请参考图4,在所述清洗之后，对图2所示的凹槽103和图3的凹槽103a进行填 充，形成应力外延层150。图4显示了填充应力外延层150后，沿有源区101中部切割得到 的剖面示意图。可知，应力外延层150会与沟道区侧面直接接触，因此后续在应力外延层 150中掺杂的离子会扩散到了沟道区，致使形成扩散区104。由于扩散区104的存在，导致 沟道的电学性能恶化（例如出现短沟道效应），致使晶体管的性能下降。
[0033] 为此，本发明提供一种新的晶体管的形成方法，所述形成方法在形成栅极结构之 后，且在对凹槽进行清洗之前，采用能够钝化所述隔离结构的离子对所述隔离结构进行离 子注入，从而使隔离结构与注入的离子发生反应，降低清洗溶液对隔离结构的损耗作用，进 而降低清洗溶液对隔离结构的刻蚀速率，防止栅极结构下方的沟道区因隔离结构损耗太多 而被暴露，因此，当后续形成应力外延层时，应力外延层不会直接与沟道区侧面直接接触， 防止应力外延层中的掺杂离子扩散至沟道区，保证沟道区的电学性能良好，提高晶体管的 性能。
[0034] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0035] 本发明实施例提供一种晶体管的形成方法，请结合参考图5至图10。
[0036] 请参考图5,提供半导体衬底200,半导体衬底200包括多个有源区201和位于相 邻有源区201之间的隔离结构202。
[0037] 半导体衬底200材料可以是硅衬底、锗硅衬底、III - V族元素化合物衬底、碳化硅 衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导 体材料作为衬底。
[0038] 本实施例中，半导体衬底200具体采用硅衬底。
[0039] 隔离结构202可以是浅沟槽隔离结构（STI)，或本领域技术人员公知的其他用于 器件隔离或有源区隔离的隔离结构。
[0040] 本实施例中，隔离结构202具体采用浅沟槽隔离结构。
[0041] 请继续参考图5,在半导体衬底200上形成栅极结构（请结合参考图6)，栅极结构 被硬掩膜层230覆盖，栅极结构两侧具有侧墙240,并且栅极结构横跨至少一个有源区201。
[0042] 本实施例中，请结合参考图6(图6为图5所示结构沿C-C线切割得到的切面示意 图），所述栅极结构包括栅介质层210和位于栅介质层210上的栅极220。所述栅极结构上 方（亦即栅极210上方）还具有硬掩模层230。而侧墙240位于所述栅极结构和硬掩模层 240的侧面。
[0043] 本实施例中，侧墙240的形成过程具体可以为：形成侧墙材料层覆盖所述栅极结 构的侧面和硬掩膜层230的顶面和侧面，并且侧墙材料层覆盖至少部分有源区201，回刻蚀 侧墙材料层，以去除侧墙材料层位于掩膜层顶面和有源区201上的部分，剩余位于所述栅 极结构的侧面和掩膜层的侧面的侧墙材料层保留成为侧墙240。
[0044] 请参考图7,采用能够钝化隔离结构202的离子300对隔离结构202和有源区201 进行离子注入。
[0045] 离子注入是先使待掺杂的原子（或分子）电离成离子，再加速到一定的能量，使之 注入到半导体材料的晶体中，然后经过退火使掺杂的原子激活，达到掺杂的目的。离子注入 设备可分为三大部分：1离子源；2束线部分；3靶室及终端台。简单的说离子源就是产生有 能量的离子束的地方。在离子源，灯丝加电后产生的热电子在电磁场的作用下，获得足够的 能量后撞击掺杂气体分子或原子，使之电离成离子，再经吸极吸出，通过聚焦成为离子束， 然后进入束线部分。当离子进入束线部分后它将经过多道处理，以得到所需