晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002]晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提闻晶体管沟道区的应力，以提闻载流子迁移率，进而提闻晶体管的驱动电流，减少晶体管中的漏电流。
[0003]现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗(SiGe)，硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NM0S晶体管的应力层的材料为碳化硅(SiC)，硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
[0004]现有技术具有应力层的晶体管形成过程的剖面结构示意图，如图1至图3所示，包括:
[0005]请参考图1，提供半导体衬底10，所述半导体衬底10表面具有栅极结构11，所述半导体衬底10内具有阱区。
[0006]请参考图2，在所述栅极结构11两侧的半导体衬底10内形成开口 12，所述开口 12的侧壁与半导体衬底10的表面构成“ Σ ”(西格玛，Sigma)形，且所述“ Σ ”形的顶角向栅极结构11底部延伸。
[0007]请参考图3，采用选择性外延沉积工艺在所述开口 12内形成应力层13，所述应力层13的材料为硅锗或碳化硅。
[0008]根据所形成晶体管导电类型的不同，应力层13内掺杂P型或N型离子，在栅极结构两侧的半导体衬底10内形成源区和漏区，以构成PMOS晶体管或NMOS晶体管，而阱区内的掺杂离子与应力层13内的掺杂离子类型相反。
[0009]然而，现有技术所形成的具有应力层的晶体管依旧容易产生漏电流，或者发生短沟道效应，所形成的晶体管性能不良。
【发明内容】
[0010]本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管性能提高。
[0011]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底表面具有栅极结构；在所述栅极结构两侧的衬底内形成第一掺杂区；在所述栅极结构两侧的衬底内形成应力层，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部，所述应力层内具有第二掺杂区，所述第二掺杂区和第一掺杂区构成源区和漏区。
[0012]可选的，在形成应力层之前，形成所述第一掺杂区。
[0013]可选的，所述应力层的形成方法包括:在所述栅极结构两侧的衬底内形成第一开口，所述第一开口的侧壁向栅极结构底部的衬底内延伸，所述第一开口的侧壁与衬底表面呈“ Σ ”形；采用选择性外延沉积工艺在所述第一开口内形成应力层。
[0014]可选的，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。
[0015]可选的，所述应力层的形成工艺包括:在第一开口侧壁和底部表面形成第一子应力层；在第一子应力层表面形成填充满第一开口的第二子应力层，所述第一子应力层和第二子应力层构成所述应力层。
[0016]可选的，在形成第一子应力层之后，形成第二子应力层之前，在第一开口底部的第一子应力层和衬底内形成第一掺杂区。
[0017]可选的，所述第一开口的深度小于所述第一掺杂区的深度。
[0018]可选的，在形成应力层时，通过原位掺杂工艺在应力层内形成第二掺杂区，所掺杂的离子导电类型与第一掺杂区内的离子一致。
[0019]可选的，所述原位掺杂工艺在应力层内掺杂离子的离子还包括氮离子、碳离子中的一种或两种，掺杂浓度为1E18?3E19。
[0020]可选的，形成第一掺杂区的工艺为第一次离子注入工艺，所述第一次离子注入工艺包括一步或多步离子注入步骤。
[0021]可选的，所形成的晶体管为PMOS晶体管，所述第一次离子注入工艺注入的离子为硼离子或氟化硼，注入能量为0.5KeV?2KeV，注入浓度为1E13?2E14，注入角度为O度?
40度。
[0022]可选的，所形成的晶体管为NMOS晶体管，所述第一次离子注入工艺注入的离子为磷离子或砷离子，注入能量为0.5KeV?3KeV，注入浓度为1E13?1E14，注入角度为O度?40度。
[0023]可选的，形成第二掺杂区的工艺为第二次离子注入工艺，所述第二次离子注入工艺包括一步或多步离子注入步骤。
[0024]可选的，所述栅极结构包括:位于衬底表面的栅介质层；位于栅介质层表面的栅电极层；位于栅电极层和栅介质层两侧的衬底表面的第一侧墙；位于栅电极层和第一侧墙两侧的衬底表面的第二侧墙。
[0025]可选的，在形成第一侧墙之后，形成第二侧墙之前，在所述栅电极层和第一侧墙两侧的衬底内形成轻掺杂区，所述轻掺杂区的深度小于应力层的厚度和第一掺杂区的深度。
[0026]可选的，在形成应力层和第二掺杂区之后，在所述应力层的表面形成第三掺杂区。
[0027]可选的，在形成第二掺杂区之后，在所述衬底表面形成介质层，所述介质层的表面与栅极结构的表面齐平；在形成介质层之后，去除所述栅电极层和栅介质层，在介质层内形成第二开口 ；在所述第二开口的侧壁和底部表面形成高K栅介质层，在所述高K栅介质层表面形成填充满第二开口的金属栅极。
[0028]可选的，在高K栅介质层和金属栅之间形成功函数层。
[0029]与现有技术相比，本发明的技术方案具有以下优点:
[0030]本发明的晶体管形成方法中，在所述栅极结构两侧的衬底内形成第一掺杂区和应力层，而且，所述应力层的厚度小于第一掺杂区的深度，所述第一掺杂区的底部包围所述应力层的底部。由于所述第一掺杂区包围应力层，能够使所述第一掺杂区与衬底之间所形成的耗尽层的范围扩大，所述耗尽层能够降低应力层底部与衬底之间是电场强度，从而抑制应力层底部与衬底之间的漏电流。其次，在形成应力层和第一掺杂区之后，在所述应力层内形成第二掺杂区，则所述第二掺杂区的掺杂深度、掺杂浓度等参数都能够通过掺杂工艺精确控制，从而能够通过掺杂工艺抑制所形成的第二掺杂区的扩散，以此避免产生短沟道效应。因此，本实施例所形成的第一掺杂区和第二掺杂区作为源区和漏区时，即能够抑制漏电流，又能够避免产短沟道效应，所形成的晶体管性能提高。
[0031]进一步，在形成应力层之前，形成所述第一掺杂区。所述第一掺杂区的深度和应力层的后均能够控制，在形成应力层时，能够使应力层的底部高于第一掺杂区底部边界，以保证所形成的应力层底部完全被第一掺杂区包围。而且，在形成应力层时，会去除第一掺杂区靠近衬底表面的部分以形成所述应力层，并在形成应力层后，在应力层内形成第二掺杂区，以第二掺杂区和剩余的第一掺杂区作为源区和漏区，所述第二掺杂区内的掺杂浓度能够精确控制，从而避免发生短沟道效应。
[0032]进一步，在形成第一开口之后，在所述第一开口底部的衬底内形成第一掺杂区。所形成的第一掺杂区的深度更易控制，更易使所形成的第一掺杂区包围第一开口的底部。而且，仅需对第一开口的此不仅需掺杂，能够减少所掺杂的离子量，并且减少注入能量，能够节省成本。
[0033]进一步，在形成第一子应力层之后，形成第二子应力层之前，在第一开口底部的第一子应力层和衬底内形成第一掺杂区。由于第一开口底部的第一子应力层和衬底均被掺杂，经过掺杂的第一子应力层能够作为轻掺杂区与后续形成的第二掺杂区之间的过渡，有利于使后续形成的第二子应力层内的掺杂浓度更精确，避免第二子应力层内的离子向第一子应力层内扩散。
【附图说明】
[0034]图1至图3是现有技术具有应力层的晶体管形成过程的剖面结构示意图；
[0035]图4至图8是本发明实施例的晶体管的形成过程的剖面结构示意图。
【具体实施方式】
[0036]如【背景技术】所述，现有技术所形成的具有应力层的晶体管依旧容易产生漏电流，或者发生短沟道效应，所形成的晶体管性能不良。
[0037]经过研究发现，请继续参考图3，由于半导体衬底10内的阱区、与源区或漏区内的掺杂离子类型相反，因此所述阱区与源区或漏区之间构成PN结。而当所述PN结内产生反相击穿电流时，会致使源区或漏区、与半导体衬底之间产生漏电流。
[0038]对于如图3所示的具有应力层13的晶体管来说，应力层13与半导体衬底10之间的边界处具有较强的电场强度，能够促进源区和漏区、与衬底10之间的电迁移率。对于靠近应力层13顶部的区域，较高的电场强度能够提高源区和漏区之间的沟道区的电迁移率。然而，对于靠近应力层13底部的区域，较高的电场强度会增加源区或漏区、与阱区之间的电迁移，导致靠近应力层13底部的区域漏电流增加。
[0039]具体地，所述应力层13的侧壁