晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种晶体管的形成方法。
【背景技术】
[0002]现有技术随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(η-沟道晶体管中的电子，Ρ-沟道晶体管中的空穴)迁移率，就能提高驱动电流。因而应力可以极大地提高晶体管的性能。
[0003]因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PM0S晶体管的源、漏区形成硅锗(SiGe)，可以引入硅和锗硅之间晶格失配形成的压应力，进一步提闻压应力，提闻PM0S晶体管的性能。相应地，在NM0S晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NM0S晶体管的性能。
[0004]现有晶体管的形成方法的步骤过程中，包括形成如图1和图2所示的结构。
[0005]请参考图1，提供半导体衬底100，并在半导体衬底100上形成栅极结构(未标注)。所述栅极结构包括栅介质层110和位于栅介质层110上的栅极120。所述栅极结构上方(亦即栅极110上方)还具有硬掩模层140，而所述栅极结构和硬掩模层140的侧面具有侧墙130。
[0006]请继续参考图1，在所述栅极结构两侧的半导体衬底100内形成凹槽101。由于图1中示出了两个相邻的所述栅极结构，因此，凹槽101形成在相邻两个所述栅极结构之间的半导体衬底100内。
[0007]请参考图2，继续刻蚀凹槽101 (主要刻蚀凹槽101的侧壁)，以形成呈西格玛形的凹槽103。
[0008]图1和图2虽然未显示，但是现有晶体管的形成方法后续继续在呈西格玛形的凹槽103中形成硅锗或者碳硅的应力衬垫层，以进一步形成完整的晶体管。
[0009]然而，现有形成方法形成的晶体管中，硅锗或者碳硅的应力衬垫层易出现不良，导致晶体管的性能下降。
【发明内容】
[0010]本发明解决的问题是提供一种晶体管的形成方法，以提高晶体管的性能。
[0011]为解决上述问题，本发明提供一种晶体管的形成方法，包括:
[0012]提供半导体衬底；
[0013]在所述半导体衬底上形成栅极结构；
[0014]采用同步脉冲等离子体刻蚀工艺刻蚀所述栅极结构两侧的半导体衬底，直至形成凹槽；
[0015]处理所述凹槽，使所述凹槽呈西格玛形；
[0016]在呈西格玛形的所述凹槽内形成应力衬垫层。
[0017]可选的,所述同步脉冲等离子体刻蚀工艺采用的气体包括HBr和Cl2, HBr的流量为 20sccm ?500sccm, Cl2 的流量为 20sccm ?lOOsccm。
[0018]可选的，所述同步脉冲等离子体刻蚀工艺采用的频率为100Hz?500Hz,同步脉冲的占空比为10?50%，功率为100w?2000w，偏置电压为10V?200V，刻蚀腔室的压强为2mt ?90mt。
[0019]可选的，在处理所述凹槽，使所述凹槽呈西格玛形之后，还包括对呈西格玛形的所述凹槽进行远程等离子体处理的步骤。
[0020]可选的，所述远程等离子体处理采用的气体包括H2和N2，并且N2和H2的总流量为lOOOsccm?5000sccm，其中N2和H2的流量比为1.5?9。
[0021]可选的，所述远程等离子体处理过程中，反应腔室的压强范围为0.5Tott?2Torr,功率为 100w ?3000w。
[0022]可选的，在所述远程等离子体处理之后，且在形成所述应力衬垫层之前，还包括清洗步骤。
[0023]可选的，所述应力衬垫层为硅锗层或者硅碳层。
[0024]可选的，采用四甲基氢氧化铵溶液的湿法刻蚀工艺处理所述凹槽。
[0025]可选的，在所述半导体衬底上形成栅极结构之后，且在形成所述凹槽之前，还包括在所述栅极结构两侧形成侧墙的步骤。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的技术方案中，采用同步脉冲等离子体刻蚀工艺刻蚀半导体衬底，以形成凹槽，由于同步脉冲等离子体刻蚀工艺采用的自偏压较小，并且仅在等离子产生的短时间内具有自偏压，而在熄灭(非脉冲阶段)的过程中，电荷中和，自偏压消失，可知，同步脉冲等离子体刻蚀工艺不仅产生的自偏压，并且自偏压作用时间短，因此，同步脉冲等离子体刻蚀工艺对凹槽底部和侧壁的损伤作用较小，因此能够防止凹槽底部和侧壁形成损伤层，进而保证后续生成在凹槽内的应力衬垫层不出现不良，从而提高晶体管的性能。
[0028]进一步，采用远程等离子体处理呈西格玛形的凹槽，所述远程等离子体处理是一种利用等离子源在反应区之外合成等离子体，然后利用气流、电场、磁场等将等离子体引入反应区的处理方式。远程等离子体处理能够获得空间均匀性更好的等离子体(更适宜的离子、中性成分和自由基比例)，进而能够获得更好的等离子体处理效果，以使处理后的凹槽的表面更加平坦。
【附图说明】
[0029]图1至图2为现有晶体管的形成方法各步骤对应的结构示意图；
[0030]图3为现有晶体管的应力衬垫层出现不良的示意图；
[0031]图4至图7为本发明实施例晶体管的形成方法各步骤对应的结构示意图。
【具体实施方式】
[0032]正如【背景技术】所述，现有晶体管的形成方法易导致应力衬垫层出现不良，从而导致晶体管的性能下降。
[0033]具体请参考图3，显示了形成在半导体衬底10上的三个不同不良情况的(硅锗)应力衬垫层和一种正常情况的应力衬垫层。
[0034]虚线框12包围的部分显示的是正常的应力衬垫层，其具体包括硅锗层12a和位于硅锗层12a上的硅帽层12b。
[0035]第一种不良情况的应力衬垫层如虚线框11包围的部分所示，硅锗层11a上表面具有石圭帽层lib,不良情况具体体现为娃锗层11a内部具有空洞，导致娃帽层lib表面出现凹陷，即第一种应力衬垫层不良为应力衬垫层内部出现空洞。
[0036]第二种不良情况的应力衬垫层如虚线框13包围的部分所示，硅锗层13a上表面具有硅帽层13b，不良情况具体体现为硅锗层13a填充过低，即第二种应力衬垫层不良为应力衬垫层过填充不良。
[0037]第三种不良情况的应力衬垫层如虚线框14包围的部分所示，硅锗层14a上表面具有石圭帽层14b,不良情况具体体现为??圭错层14a在不同晶向上的闻度不同，导致??圭错层14a上表面不平坦，进一步导致硅帽层14b上表面不平坦，即第三种应力衬垫层不良为应力衬塾层晶向生长不良。
[0038]进一步分析出现上述不良的原因，原来现有方法通常采用连续波(continuous-wave, Cff)等离子体刻蚀工艺刻蚀形成图1所示凹槽101,而连续波等离子体会保持持续的自偏压，并且自偏压会累积，导致连续波等离子体对凹槽101的底部和侧壁造成损伤，形成损伤层102 (特别是凹槽101的底部会受到较严重的损伤影响，因此损伤层102主要集中在凹槽101底部)。由于损伤层102的存在，导致凹槽101表面的晶格遭到破坏，后续形成应力衬垫层时，应力衬垫层无法很好地从凹槽101的底部开始外延生长，导致应力衬垫层的生长在某些方向生长不良，因而出现图3所示的各种不良情况。
[0039]为此，本发明提供一种新的晶体管的形成方法，所述形成方法采用同步脉冲等离子体刻蚀工艺刻蚀半导体衬底，以形成凹槽，由于同步脉冲等离子体刻蚀工艺的自偏压较小，并且仅在等离子产生的短时间内产生自偏压，而在熄灭(非脉冲阶段)的过程中，电荷中和，自偏压消失，因而同步脉冲等离子体刻蚀工艺不仅产生的自偏压，并且自偏压作用时间短，对凹槽底部和侧壁的损伤作用较小，因此防止凹槽底部和侧壁形成损伤层，进而保证后续生成在凹槽内的应力衬垫层不出现不良，从而提高晶体管的性能。
[0040]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0041]本发明实施例提供一种晶体管的形成方法，请结合参考图4至图7。
[0042]请参考图4，提供半导体衬底200。
[0043]半导体衬底200材料可以是硅衬底、锗硅衬底、II1- V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料作为衬底。本实施例中，半导体衬底200具体采用硅衬底。
[0044]本实施例中，半导体衬底200中还可以形成有隔离结构(未示出)，所述隔离结构可以是浅沟槽隔离结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。
[0045]请继续参考图4，在半导体衬底200上形成栅极结构(未标注)，并且，可以在所述栅极结构两侧形成侧墙230。
[0046]本实施例中，所述栅极结构包括栅介质层210和位于栅介质层210上的栅极220。所述栅极结构上方(亦即栅极210上方)还具有硬掩模层240，而侧墙230位于所述栅极结构和硬掩模层240的侧面。图4中示出了两个相邻的所述栅极结构。
[0047]本实施例中，形成所述栅极结构的过程可以为:在半导体衬底200上形成栅介质材料层(未示出)，在所述栅介质材料层上形成栅材料层(未示出)，在所述栅材料层上形成硬掩膜材料层(未示出)，在硬掩膜材料层上形成光刻胶层(未示出，光刻胶层与硬掩膜材料层之间还可以形成底部抗反射层等)，然后采用曝光和显影工艺图案化光刻胶层，并以图案化的光刻胶为掩模刻蚀硬掩膜材料层以形成硬掩膜层240，然后以硬掩膜层240为掩模刻蚀栅材料层和栅介质材料层，从而形成栅极220和栅介质层210。
[0048]本实施例中，在形成所述栅极结构之后，在所述栅极结构两侧形成侧墙230的步骤可以为:形成侧墙材料层(未示出)覆盖所述栅极结构的侧面、硬掩膜层的上表面和侧面，以及部分半导体衬底200的上表面，然后回刻蚀所述侧墙材料层，直至去除位于半导体衬底200上表面和硬掩膜层240上表面