半浮栅器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半浮栅器件及其形成方法。
【背景技术】
[0002]在目前的半导体产业中，存储器件是数字电路中的一个重要组成部分，而闪存(flash memory)存储器作为一种非易失性存储器(Nonvolatile Memory,NVM)得到了快速发展。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
[0003]现有的一种闪存存储器件的存储单元包括:位于衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅、位于浮栅表面的绝缘层、以及位于绝缘层表面的控制栅；所述存储单兀的侧壁表面具有侧墙；所述存储单兀和侧墙两侧的衬底内具有源区和漏区。
[0004]其中，所述浮栅中能够存储电子，通过调节浮栅中存储的电子数量，可以调节存储单元的阈值电压的大小，而阈值电压能够对应于逻辑的“O”与“I”。往浮栅中注入电子的方式有两种:隧穿(Fowler-Nordheim)和热载流子注入。这两种方式都需要利用较高的工作电压，且载流子的注入效率较低，因此存在功耗较高和速度较慢的问题。
[0005]为了进一步提高非易失性存储器的性能，提出了半浮栅(Sem1-Floating Gate)器件的概念，即在漏区与隧穿氧化层之间打开一处窗口，浮栅与漏区直接接触，使得浮栅与漏区构成隧穿场效应晶体管(Tunneling Field Effect Transistor,简称TFET),通过所述带间隧穿场效应晶体管实现对浮栅的充放电。半浮栅器件利用率带间隧穿效应，能够降低存储单元的工作电压、并且提高工作效率。
[0006]然而，现有技术所形成的半浮栅器件性能不稳定，可靠性较差。
【发明内容】
[0007]本发明解决的问题是提供一种半浮栅器件及其形成方法，所形成的半浮栅器件性能改善。
[0008]为解决上述问题，本发明提供一种半浮栅器件的形成方法，包括:提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一掺杂离子；在所述衬底内形成沟槽，所述沟槽的底部低于所述第一阱区的底部；在所述沟槽的侧壁和底部表面形成第一介质层；在所述沟槽内的第一介质层表面和衬底表面形成浮栅层，所述浮栅层的表面高于所述衬底表面，所述浮栅层内掺杂有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反；刻蚀部分浮栅层，形成浮栅，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；在所述浮栅表面形成第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；在所述第二介质层表面形成控制栅。
[0009]可选的，还包括:形成浮栅层之前，在所述第一介质层的表面形成牺牲层，所述牺牲层的表面低于所述衬底表面；以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面；在刻蚀所述第一介质层之后，去除所述牺牲层；在去除所述牺牲层之后，形成所述浮栅层。
[0010]可选的，在刻蚀部分浮栅层之后，所述第二结构仅位于所述第一结构表面，所述第二结构通过所述沟槽暴露出的侧壁表面与第一阱区相接触。
[0011]可选的，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所述沟槽暴露出的侧壁表面、以及所覆盖的衬底表面与第一阱区相接触。
[0012]可选的，所述第一介质层的顶部高于或齐平于所述衬底表面。
[0013]可选的，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所覆盖的衬底表面与第一阱区相接触。
[0014]可选的，所述沟槽的形成工艺包括:在衬底表面形成掩膜层，所述掩膜层暴露出部分衬底表面；以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成沟槽。
[0015]可选的，所述第一介质层的形成工艺为氧化工艺。
[0016]可选的，所述掩膜层包括:位于衬底表面的氧化娃层、以及位于所述氧化娃层表面的氮化娃层。
[0017]可选的，还包括:形成浮栅层之前，在所述第一介质层的表面形成牺牲层；以所述牺牲层为掩膜，刻蚀所述掩膜层，直至暴露出靠近衬底表面为止；在刻蚀所述掩膜层之后，去除所述牺牲层；在去除所述牺牲层之后，形成所述浮栅层。
[0018]可选的，所述牺牲层的表面低于所述衬底的表面，还包括:以所述牺牲层为掩膜，刻蚀所述第一介质层，暴露出靠近衬底表面的部分沟槽的侧壁表面。
[0019]可选的，所述牺牲层的表面高于或齐平于所述衬底表面。
[0020]可选的，所述控制栅和第二介质层的形成工艺包括:在衬底表面、第一介质层暴露出的顶部表面、以及浮栅表面形成第二介质膜；在所述第二介质膜表面形成控制栅层；刻蚀所述控制栅层和第二介质膜，直至暴露出衬底表面为止，形成第二介质层和控制栅层。
[0021]可选的，在形成所述控制栅之后，在所述控制栅、第二介质层、浮栅和第一介质层两侧的第一阱区内形成源区和漏区，所述源区和漏区内掺杂有第一掺杂离子，且所述源区和漏区内的掺杂浓度高于第一阱区内的掺杂浓度。
[0022]可选的，在形成所述源区和漏区之前，在所述控制栅的侧壁表面形成侧墙。
[0023]可选的，还包括:在所述衬底内的第一阱区底部形成第二阱区，所述第二阱区内掺杂有第二掺杂离子。
[0024]可选的，所述第二阱区的掺杂浓度低于所述第一阱区的掺杂浓度。
[0025]可选的，所述浮栅层内的掺杂浓度大于所述第一阱区内的掺杂浓度。
[0026]可选的，所述衬底的材料为硅；所述第一介质层的材料为氧化硅；所述浮栅层的材料为多晶硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述控制栅的材料为多晶硅。
[0027]相应的，本发明还提供一种采用上述任一项方法所形成的半浮栅器件，包括:衬底，所述衬底内具有第一阱区，所述第一阱区内具有第一掺杂离子；位于所述衬底内的沟槽，所述沟槽的底部低于所述第一阱区的底部；位于所述沟槽的侧壁和底部表面的第一介质层；浮栅，所述浮栅内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反，所述浮栅包括位于所述沟槽内的第一介质层表面的第一结构、以及位于第一结构部分表面的第二结构，所述第二结构与位于沟槽一侧的部分第一阱区相接触，且所述第二结构暴露出位于沟槽另一侧侧壁表面的第一介质层顶部；位于所述浮栅表面的第二介质层，所述第二介质层与所述浮栅暴露出的第一介质层相连接；位于所述第二介质层表面的控制栅。
[0028]与现有技术相比，本发明的技术方案具有以下优点:
[0029]本发明的形成方法中，在沟槽的侧壁和底部表面形成第一介质层之后，在沟槽内的第一介质层表面、以及衬底表面形成浮栅层，且所述浮栅层的表面高于所述衬底表面，之后，通过刻蚀所述浮栅层，直至暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面为止，能够形成浮栅。所述形成的浮栅能够与第一阱区相接触，由于浮栅层内掺杂有第二掺杂离子，第一阱区内掺杂有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够形成隧穿场效应晶体管。由于所述浮栅由一层完整的浮栅层刻蚀形成，因此所形成的浮栅内不存在容易导致性能不良的界面或杂质，尤其是浮栅的第一结构和第二结构之间的接触界面性能稳定。因此，所形成的浮栅性能改善，使得所形成的半浮栅器件的性能更为稳定、可靠性提高。
[0030]进一步，形成浮栅层之前，在所述第一介质层的表面形成牺牲层，所述牺牲层的表面低于所述衬底表面，以所述牺牲层为掩膜刻蚀所述第一介质层后，能够使所述第一介质层的顶部低于衬底表面，使得所述第一介质层能够暴露出部分靠近衬底表面的沟槽侧壁表面。后续去除牺牲层之后，能够直接在所述沟槽内和衬底的表面形成浮栅层，通过刻蚀所述浮栅层，即能够形成浮栅。所形成的浮栅能够通过沟槽所暴露出的侧壁表面与衬底内的第一阱区相接触，形成隧穿场效应晶体管。而且，所述浮栅仅通过一次形成浮栅层的工艺、以及一次刻蚀浮栅层的工艺即可形成，则所形成的浮栅层内不存在氧化物界面或杂质，能够使所形成的浮栅性能稳定，所形成的半浮栅器件性能改善。
[0031]进一步，在刻蚀部分浮栅层之后，所述第二结构不仅与沟槽暴露出的侧壁表面相接触，还位于沟槽一侧的部分衬底表面，则所述第二结构能够同时通过所述沟槽暴露出的侧壁表面、以及所覆盖的衬底表面与第一阱区相接触，使所述浮栅与第一阱区之间的接触面积增大，有利于提高电子注入浮栅、以及从浮栅内释放的速率，有效地提高了所形成的半浮栅器件的性能。
[0032]进一步