，所述第一介质层的顶部高于或齐平于所述衬底表面，而且，在刻蚀部分浮栅层之后，所述第二结构还位于沟槽一侧的部分衬底表面，所述第二结构通过所覆盖的衬底表面与第一阱区相接触。所述浮栅能够通过所接触的衬底表面与第一阱区接触，则在形成所述第一介质层之后，能够在所述沟槽内形成所述浮栅，使得形成所述半浮栅器件的工艺简化。而且，所述浮栅仅通过一次形成浮栅层的工艺、以及一次刻蚀浮栅层的工艺即能形成，使所述浮栅层内不具有氧化物界面或杂质，所形成的浮栅电性能良好。
[0033]本发明的结构中，所述沟槽的侧壁和底部表面形成第一介质层，所述浮栅位于所述沟槽内的第一介质层表面、且暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面。所述浮栅能够与第一阱区相接触，由于浮栅内掺杂有第二掺杂离子，第一阱区内具有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够构成隧穿场效应晶体管。所述浮栅内部不存在容易导致电性能不良的界面或杂质，因此所形成的浮栅性能良好，使得所述半浮栅器件的性能更为稳定、可靠性提高。
【附图说明】
[0034]图1是本发明一实施例的半浮栅晶器件的剖面结构示意图；
[0035]图2至图5是形成本发明一实施例的半浮栅器件的过程的剖面结构示意图；
[0036]图6至图15是本发明另一实施例的半浮栅器件的形成过程的剖面结示意图。
【具体实施方式】
[0037]如【背景技术】所述，现有技术所形成的半浮栅器件性能不稳定，可靠性较差。
[0038]请参考图1，图1是本发明一实施例的半浮栅晶器件的剖面结构示意图，包括:衬底100，所述衬底100内具有掺杂阱区101，所述掺杂阱区101内具有第一掺杂离子；位于所述衬底100内的沟槽(未示出)，所述沟槽的底部低于所述掺杂阱区101的底部；位于所述沟槽的侧壁和底部表面的栅介质层102，所述栅介质层102的顶部低于所述沟槽顶部；位于所述沟槽内的栅介质层102表面的第一浮栅层103,所述第一浮栅层103的表面与栅介质层102的顶部齐平；位于部分第一浮栅层103表面的第二浮栅层104，所述第二浮栅层104暴露出部分第一浮栅层103表面、以及位于沟槽一侧的栅介质层102顶部表面，所述第二浮栅层104和第一浮栅层103构成半浮栅，所述半浮栅内掺杂有与第一掺杂离子类型相反的第二掺杂离子；位于所暴露出的栅介质层102表面、所暴露出的第一浮栅层103表面、以及第二浮栅层104表面的绝缘层105 ;位于绝缘层105表面的控制栅层106 ;位于控制栅层106、半浮栅和栅介质层102两侧的掺杂阱区101内的源区107和漏区108，所述源区107和漏区108内具有弟一彳多杂尚子。
[0039]以N型半浮栅器件为例，当对控制栅106施加负偏压，对漏区108施加正偏压时，由半浮栅与掺杂阱区101形成的隧穿场效应晶体管反偏，发生带间隧穿，电子由漏区108注入到半浮栅中，使半浮栅中的电子数量增加，即呈写入逻辑“O”状态；当对控制栅106施加正偏压，并对漏区108施加负偏压时，由半浮栅与掺杂阱区101形成的隧穿场效应晶体管正偏打开，使得半浮栅中的存储电子向源区释放，导致半浮栅中的电子数量降低，即呈写入逻辑“I”状态。由于上述半浮栅器件的的注入和释放机制，使得半浮栅器件的工作电压大大降低，器件速度大大提高。
[0040]为了形成如图1所述的半浮栅器件，请参考图2至图5，图2至图5是形成如图1所示的半浮栅器件的过程的剖面结构示意图。
[0041]请参考图2，提供衬底100，所述衬底100内具有掺杂阱区101 ;在所述衬底100表面形成掩膜层120，所述掩膜层120暴露出部分掺杂阱区101的表面；以所述掩膜层120为掩膜，刻蚀所述衬底100，在衬底100内形成沟槽130。
[0042]请参考图3，采用热氧化工艺在所述沟槽130的侧壁和底部表面形成栅介质层102。
[0043]请参考图4，在所述沟槽130内的栅介质层102表面第一浮栅层103，所述第一浮栅层103的表面低于所述衬底100的表面。
[0044]请参考图5，以所述第一浮栅层103作为掩膜，刻蚀靠近沟槽130顶部的部分栅介质层102，以暴露出靠近沟槽130顶部的部分侧壁表面。
[0045]其中，由于所需形成的栅介质层102顶部需要低于所述沟槽130顶部，以便后续形成的半浮栅(如图1所示)能够与掺杂阱区101相接触，因此，需要首先形成第一浮栅层103作为刻蚀栅介质层102的掩膜，再于后续工艺形成位于第一浮栅层103部分表面的第二浮栅层104(如图1所示)，以形成半浮栅。
[0046]然而，由于所述第一浮栅层103和第二浮栅层104通过两步不同的工艺形成，而两步不同的工艺之间，容易造成所述第一浮栅层103表面吸附杂质、或形成自然氧化层，则后续在第一浮栅层103表面形成第二浮栅层104之后，容易致使所形成的第一浮栅层103和第二浮栅层104的接触不良。因此，所形成的半浮栅的电性能不稳定，所形成的半浮栅器件的稳定性不佳。
[0047]为了解决上述问题，本发明提出一种半浮栅器件及其形成方法。其中，在沟槽的侧壁和底部表面形成第一介质层之后，在沟槽内的第一介质层表面、以及衬底表面形成浮栅层，且所述浮栅层的表面高于所述衬底表面，之后，通过刻蚀所述浮栅层，直至暴露出位于沟槽一侧侧壁表面的部分第一介质层顶部表面为止，能够形成浮栅。所述形成的浮栅能够与第一阱区相接触，由于浮栅层内掺杂有第二掺杂离子，第一阱区内具有第一掺杂离子，所述第一掺杂离子和第二掺杂离子的导电类型相反，因此相接触的浮栅和第一阱区能够形成PN结，即隧穿场效应晶体管。由于所述浮栅通过一层完整的浮栅层刻蚀形成，因此所形成的浮栅内部不会存在电性能不良的界面或杂质，因此所形成的浮栅性能改善，使得所形成的半浮栅器件的性能更为稳定、可靠性提高。
[0048]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0049]图6至图15是本发明实施例的半浮栅器件的形成过程的剖面结示意图。
[0050]请参考图6，提供衬底200，所述衬底200内具有第一阱区201，所述第一阱区201
内掺杂有第一掺杂离子。
[0051]所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或II1-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。本实施例中，所述衬底200为硅衬底，则后续能够通过氧化工艺在后续形成的沟槽侧壁和底部表面形成栅介质层，且所形成的栅介质层材料为氧化硅。
[0052]所述第一阱区201形成于衬底200内的表面区域，所述第一阱区201通过离子注入工艺形成，且所述第一阱区201的掺杂类型与后续形成的源区和漏区的掺杂类型相同；在所述第一讲区201内，第一掺杂离子的浓度为lE17atom/cm3?lE18atom/cm3。后续形成的浮栅底部低于所述第一阱区201的底部，使得所述第一阱区201位于后续形成的浮栅的两侧，所述第一阱区201能够与后续所接触的浮栅构成PN结，以形成隧穿场效应晶体管。在本实施例中，所述第一阱区201内的第一掺杂离子为N型离子，所述N型离子包括磷离子或砷离子。在另一实施例中，所述第一阱区201内的第一掺杂离子为P型离子，所述P型离子包括铟离子或硼离子。
[0053]在本实施例中，所述衬底200内的第一阱区201底部还具有第二阱区202，所述第二阱区202内掺杂有第二掺杂离子，且所述第二掺杂离子的导电类型与第一掺杂离子相反，所述第二掺杂离子的浓度大于第一阱区201内的第二掺杂离子的浓度，在所述第二阱区202内，所述第二掺杂离子的浓度小于或等于lE16atomS/cm3。后续形成的浮栅底部位于所述第二阱区202内，而所述第二阱区202与所述浮栅相邻的部分区域用于形成半浮栅器件的沟道区。在本实施例中，所述第二阱区202内的第二掺杂离子为P型离子，所述P型离子包括铟离子或硼离子。在另一实施例中，所述第二阱区202内的第二掺杂离子为N型离子包括磷离子或砷离子。在一实施例中，所述第二阱区202采用离子注入工艺形成。在另一实施例中，所述衬底200为P型衬底或N型衬底，即位于第一阱区201底部的衬底200均作为第二阱区。
[0054]请参考图7，在所述衬底200内形成沟槽203，所述沟槽203的底部低于所述第一阱区201的底部。
[0055]所述沟槽203的形成工艺包括:在衬底200表面形成掩膜层204，所述掩膜层204暴露出部分衬底200表面；以所述掩膜层204为掩膜，刻蚀所述衬底200，在所述衬底200内形成沟槽203。
[0056]所述掩膜层204的形成工艺包括:在衬底200表面形成掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层暴露出需要形成沟槽203的对应区域；以所述光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出衬底200表面为止，形成掩膜层204 ;在刻蚀所述掩膜薄膜之后，去除所述光刻胶层。