一种平面型vdmos器件及其制作方法
【技术领域】
[0001]本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种平面型VDMOS器件及其制作方法。
【背景技术】
[0002]常规平面型VDMOS (vertical double-diffus1n metal-oxi de-semi conductor,垂直双扩散金属氧化物半导体晶体管)器件的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
[0003]常规平面型VDMOS器件的制造工艺流程如下:
[0004]步骤一，在衬底I上制作外延层2，在外延层上制作栅氧化层3，在栅氧化层3上制作多晶硅层4，如图1a所示。
[0005]步骤二，在多晶硅层4上形成光刻胶掩膜5，如图1b所示。
[0006]步骤三，采用干法刻蚀多晶硅层4，刻蚀后形成如图1c所示器件。
[0007]步骤四，对刻蚀后器件去除光刻胶掩膜5，进行体区离子注入，如图1d所示。
[0008]步骤五，进行源级光刻，形成光刻胶掩膜5，然后进行源区离子注入，如图1e所示。
[0009]步骤六，去除光刻胶掩膜5，并进行第二次体区离子注入，如图1f所示。
[0010]步骤七，制作介质层10，刻蚀源区接触孔，制作金属层11，如图1g所示。
[0011]器件各区域位置示意图如图2所示，其中，器件分为4个区域，分别是划片区21、截止区22、分压区域23和有源区24。且划片区位于器件的边缘处，有源区位于器件的中心区域，而分压区域和截止环依次由内至外排列。
[0012]常规平面型VDMOS器件的最重要的性能参数就是工作损耗，工作损耗可以分为导通损耗，截止损耗和开关损耗三部分。其中导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。为了满足功率器件适应高频应用的要求，降低功率器件的开关损耗，具有重要的意义。
[0013]功率器件的开关损耗大小由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容三部分。其中栅漏电容对器件的开关损耗影响最大。
[0014]在常规的功率器件中，存在栅漏电容，这个电容会影响功率器件的动态特性。为了降低栅漏电容，目前主要有一种方法是整体增加栅氧化层的厚度，但这会影响到VDMOS的其他参数，比如阈值电压。
【发明内容】
[0015]针对现有技术存在的上述问题，本发明提供一种平面型VDMOS器件及其制作方法，通过改变多晶娃栅的结构来降低栅漏电容。
[0016]本发明提供了一种平面型垂直双扩散金属氧化物半导体晶体管VDMOS器件的制作方法，包括:
[0017]在外延层上生成栅氧化层，在所述栅氧化层上生成多晶硅层；
[0018]将所述多晶娃层刻蚀成多晶娃栅；
[0019]进行离子注入，形成掺杂的多晶硅栅；
[0020]在所述掺杂的多晶硅栅表面和所述栅氧化层表面形成光刻胶掩膜；
[0021 ]在所述掺杂的多晶硅栅上刻蚀出多晶硅栅沟槽；
[0022]在所述多晶硅栅沟槽和所述掺杂的多晶硅栅表面进行热氧化，形成氧化层。
[0023]进一步地，所述多晶硅栅沟槽将所述掺杂的多晶硅栅划分成多部分。
[0024]进一步地，所述多晶硅栅沟槽深度为0.1 μ m-?ο μ m。
[0025]进一步地，所述多晶硅栅沟槽底部与所述栅氧化层表面接触。
[0026]进一步地，所述在掺杂的多晶硅栅上刻蚀出多晶硅栅沟槽，其刻蚀方法是干法刻蚀。
[0027]进一步地，所述热氧化为干氧氧化或湿氧氧化。
[0028]进一步地，在形成氧化层之后，还包括:
[0029]使用酸性溶液去除已形成器件上表面的氧化层。
[0030]进一步地，所述酸性溶液包括:硫酸、盐酸、硝酸、氢氟酸或其混合溶液。
[0031]一种平面型垂直双扩散金属氧化物半导体晶体管VDMOS器件，包括:
[0032]栅极结构，由栅氧化层和掺杂的多晶硅栅组成；
[0033]其中，所述栅极结构中氧化层将元胞间掺杂的多晶硅栅分为多部分。
[0034]进一步地，所述多晶硅栅沟槽底部与所述栅氧化层表面接触。
[0035]本发明传统VDMOS基础上将兀胞间的多晶??圭極使用氧化层隔开，减小了寄生电容的有效面积，进而减小了栅漏电容。该方法工艺简单，仅需在常规工艺中增加一次刻蚀工艺，能够显著降低器件的寄生电容，减小导通损耗，同时对器件的其他性能不会产生影响。
【附图说明】
[0036]图1a至图1g为常规功率器件的制造工艺流程中各个步骤所获得的器件结构示意图；
[0037]图2为VDMOS器件各区域位置示意图；
[0038]图3为本发明实施例一提供的一种平面型VDMOS器件制作的方法流程图；
[0039]图4为本发明实施例二提供的一种平面型VDMOS器件制作的方法流程图；
[0040]图5为本发明实施例二中在衬底上制作外延层、栅氧化层和多晶硅层的结构示意图；
[0041]图6为本发明实施例二中在多晶硅层上形成光刻胶掩膜的结构示意图；
[0042]图7为本发明实施例二中刻蚀多晶硅层的结构示意图；
[0043]图8为本发明实施例二中去除光刻胶，进行阱区注入的结构示意图；
[0044]图9为本发明实施例二中源级光刻，形成光刻胶掩膜，进行源区注入的结构示意图；
[0045]图10为本发明实施例二中去除光刻胶进行深体区注入的结构示意图；
[0046]图11为本发明实施例二中进行光刻,在掺杂的多晶娃栅表面和栅氧化层表面形成光刻胶掩膜的结构示意图；
[0047]图12为本发明实施例二中在掺杂的多晶硅栅上刻蚀多晶硅栅沟槽的结构示意图；
[0048]图13为本发明实施例二中去除光刻胶掩膜，进行热氧化，在掺杂的多晶硅栅表面和多晶硅栅沟槽内形成氧化层的结构示意图；
[0049]图14为本发明实施例二中使用酸性溶液去除已形成器件上表面氧化层的结构示意图；
[0050]图15为本发明实施例二中制作介质层的结构示意图；
[0051]图16为本发明实施例二中制作金属层的结构示意图。
【具体实施方式】
[0052]以下结合附图和具体实施例对本发明做进一步说明，但本发明的实施方式不限于此。
[0053]实施例一
[0054]图3为本发明公开的一种平面型VDMOS器件的制作方法的工艺流程，具体包括以下步骤:
[0055]步骤101，在外延层上生成栅氧化层，在栅氧化层上生成多晶硅层；
[0056]步骤102，将多晶硅层刻蚀成多晶硅栅；
[0057]步骤103，进行离子注入，形成掺杂的多晶硅栅；
[0058]步骤104，在掺杂的多晶硅栅表面形成光刻胶掩膜；
[0059]步骤105，在掺杂的多晶硅栅上刻蚀出多晶硅栅沟槽；
[0060]步骤106，在多晶硅栅沟槽和掺杂的多晶硅栅表面进行热氧化，形成氧化层。
[0061]优选地，在掺杂的多晶硅栅和栅氧化层上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，采用干法刻蚀，具体采用三氟化氮、四氟化碳和氧气的混合气体进行刻蚀，在掺杂的多晶硅栅上刻蚀出多晶硅栅沟槽，多晶硅栅沟槽深度为0.1 μ m-?ο μ m，多晶硅栅沟槽将掺杂的多晶硅栅划分为多部分，且多晶硅栅沟槽底部与氧化层的上表面相接触。
[0062]优选地，去除掺杂的多晶硅栅和栅氧化层上的光刻胶，采用干氧氧化或湿氧氧化的热氧化方法，在多晶硅栅沟槽和掺杂的多晶硅栅表面进行热氧化，使掺杂的多晶硅栅表面和多晶硅栅沟槽被氧化成氧化层。
[0063]优选地，在多晶硅栅沟槽和掺杂的多晶硅栅表面形成氧化层之后，在形成的整个器件上表面生长介质层，生长的介质层可为氧化娃或氮化娃，厚度为2 μ m-12 μ m ;制作接触孔和金属层。
[0064]优选地，可以根据不同器件需求，在晶硅栅沟槽和掺杂的多晶硅栅表面形成氧化层之后，在器件表面生长介质层之前:使用酸性溶液去除已形成器件上表面的氧化层，酸性溶液包括但不限于硫酸、盐酸、硝酸、氢氟酸或其混合溶液。
[0065]本发明传统VDMOS基础上将元胞间的多晶硅栅使用氧化层隔开，减小了寄生电容的有效面积，进而减小了栅漏电容。该方法工艺简单，仅需在常规工艺中增加一次刻蚀工艺，能够显著降低器件的寄生电容，减小导通损耗，同时对器件的其他性能不会产生影响。
[0066]实施例二
[0067]本实施例提供了一种平面型VDMOS器件制作方法，其具体流程如图4所示:
[0068]步骤201，在第一导电类型衬底上表面生成第一导电类型外延层。
[0069]本实施例中，可以先提供第一导电类型衬底，在该第一导电衬底上生成第一导电类型外延层，该第一导电类型衬底可以是N型衬底，也可以是P型衬底，当该第一导电类型的衬底为N型衬底时，设置在N型衬底上的第一导电外延层为N型外延层；当该第一导电类型的衬底为P型衬底时，设置在P型衬底上的第一导电外延层为P型外延层。
[0070]步骤202，在第一导电类型外延层上生成栅氧化层，在栅氧化层上生成多晶硅层。
[0071]本实施例中，在第一导电类型外延层2上表面生成栅氧化层3，高温炉管提供一定的生成温度，一般其生长温度包括但不限于900-120(TC，使其发生氧化反应来形成栅氧化层，也可以在其他的氧化条件下来形成满足条件的栅氧化层，生成的栅氧化层具有一定的厚度，包括但不限于0.01 μ m-10 μ m,本实施例中优选氧化硅层为栅氧化层；在形成栅氧化层3之后，在一定的温度条件下该栅氧化层3上生长多晶硅层4，一般该多晶硅的生长温度包括但不限于500-900°C，厚度包括为但不限于0.01 μ m-10 μ m,具体结构如图5所示。
[0072]步骤203，进行光刻，形成光刻胶掩膜，将多晶硅层刻蚀成多晶硅栅。
[0073]本实施例中，在多晶硅层4上涂敷一层光刻胶，然后光刻胶通过掩膜板曝光形成光刻胶掩膜，形成光刻胶掩膜5，具体结构如图6所示；在形成光刻胶掩膜5的基础上将多晶硅层4刻蚀成多晶硅栅41，具体结构如图7所示。本实施例中的刻蚀方法包括但不限于干法刻蚀、湿法刻蚀、干法刻蚀和湿法刻蚀混合使用，其中混合使用方法包括但不限于:先使用干法刻蚀再使用湿法刻蚀、先使用湿法刻蚀再使用干法刻蚀、先使用干法刻蚀再使用湿法刻蚀最后使用干法刻蚀、先使用湿法刻蚀再使用干法刻蚀最后使用湿法刻蚀。
[0074]步骤204，去除光刻胶掩膜，在第一导电类型外延层上