半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]在半导体器件制作过程中，化学机械研磨(Chemical Mechanical Polish, CMP)工艺是一种常见的用以降低半导体结构表面高度差的平坦化技术，其利用了研磨液的机械性研磨作用和化学腐蚀作用。
[0003]在具体工艺中，当同时平坦化介电层与较硬的其它材质时，会发现容易在介电层内出现碟形凹陷(dishing)现象，例如同时研磨介电层与介电层内包埋的NM0S晶体管的栅极结构时，由于上述栅极结构上后续会制作金属互连结构以将NM0S晶体管的信号引出，此时，若介电层出现碟形凹陷，且在上述碟形凹陷内填入金属等导电材质后，将影响半导体器件的可靠性。
[0004]针对上述技术问题，本发明提供一种新的半导体器件的形成方法加以解决。
【发明内容】
[0005]本发明解决的问题是如何避免化学机械研磨中，介电层出现的碟形凹陷。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:
[0007]提供半导体衬底，所述半导体衬底上形成有栅极结构及位于所述栅极结构两侧的有源区；
[0008]采用第一介电层填充所述栅极结构；
[0009]对所述第一介电层进行硅离子注入形成硅掺杂层；
[0010]在所述硅掺杂层上形成第二介电层；
[0011]采用第一研磨速率研磨所述第二介电层至所述栅极结构顶部的硅掺杂层停止，采用第二研磨速率研磨所述第一介电层至所述栅极结构暴露出来，所述第二研磨速率小于所述第一研磨速率。
[0012]可选地，所述栅极结构至少为一个，为NM0S晶体管的栅极结构或PM0S晶体管的栅极结构。
[0013]可选地，所述栅极结构至少为两个，分别为NM0S晶体管的栅极结构与PM0S晶体管的栅极结构。
[0014]可选地，所述栅极结构中的栅极为用于形成NM0S晶体管或PM0S晶体管的伪栅，所述研磨至栅极结构暴露出来后，还进行去除所述伪栅，填充金属层形成所述NM0S晶体管或PM0S晶体管的栅极。
[0015]可选地，所述第一介电层的厚度与所述栅极结构的高度相同。
[0016]可选地，所述栅极结构上形成有刻蚀终止层。
[0017]可选地，所述刻蚀终止层的材质为氮化硅或氮氧化硅。
[0018]可选地，所述第一介电层与所述第二介电层的材质相同。
[0019]可选地，硅离子注入的能量范围为30keV?40keV，浓度范围为1014cm 2?1016cm 2。
[0020]可选地，所述第一介电层与所述第二介电层的材质为二氧化硅，所述第一研磨速率的范围为500nm/min?700nm/min,所述第二研磨速率的范围为100nm/min?300nm/min。
[0021]可选地，所述硅离子的来源为硅烷的等离子体。
[0022]可选地，所述第一介电层与第二介电层的形成方法为物理气相沉积法、或化学气相沉积法。
[0023]与现有技术相比，本发明的技术方案具有以下优点:1)分两阶段在具有栅极结构及有源区的半导体衬底上形成第一介电层与第二介电层，其中，在第一介电层形成完毕后，在其内注入硅离子形成硅掺杂层，之后在硅掺杂层上形成第二介电层；之后分两阶段研磨第二介电层与第一介电层至栅极结构顶部表面暴露出来，第一阶段以栅极结构顶部的硅掺杂层为研磨终点，对于硅掺杂层上的第二介电层，采用快速研磨的方式加以去除，研磨效率较高，第二阶段研磨至栅极结构顶部表面停止，对于硅掺杂层下的第一介电层，采用慢速研磨的方式，以对栅极结构顶部的第一介电层及周围区域的第二介电层与第一介电层进行均等研磨，避免介电层表面出现碟形凹陷。
[0024]2)可选方案中，上述以硅掺杂层作为快速与慢速研磨的分界点的方案，可以用于单个NM0S晶体管或PM0S晶体管中所填充的介电层，也可以用于同时填充NM0S晶体管与PM0S晶体管的介电层；另外，上述栅极结构可以为NM0S晶体管和/或PM0S晶体管的栅极结构，其中的栅极也可以为用于制作NM0S晶体管和/或PM0S晶体管的伪栅，可以理解的是，上述方案制作的伪栅与周围的介电层表面齐平，不会出现碟陷。
[0025]3)可选方案中，对于慢速研磨，其研磨终点可以为硅掺杂层，此时，第一介电层的填充高度需与栅极结构的高度相等，或略微大于栅极结构的高度，即栅极结构周围的硅掺杂层大致与栅极结构的顶表面齐平；另外，慢速研磨的研磨终点也可以通过在栅极结构顶部所额外设置研磨终止层实现。
【附图说明】
[0026]图1至图6是本发明一个实施例的半导体器件在制作过程中的结构示意图；
[0027]图7是图5与图6中研磨去除量与时间的关系图；
[0028]图8是本发明另一实施例的半导体器件在制作过程中的结构示意图；
[0029]图9是本发明再一实施例的半导体器件在制作过程中的结构示意图。
【具体实施方式】
[0030]如【背景技术】中所述，现有技术中，在同时研磨介电层及周围的较硬材质时，介电层内易出现碟形凹陷，上述碟形凹陷内若填入导电材质，会影响半导体器件的可靠性。针对上述技术问题，本发明提出分两阶段在具有栅极结构及有源区的半导体衬底上形成第一介电层与第二介电层，其中，在第一介电层形成完毕后，在其内注入硅离子形成硅掺杂层，之后在硅掺杂层上形成第二介电层；之后分两阶段研磨第二介电层与第一介电层，第一阶段以栅极结构顶部的硅掺杂层为研磨终点，对于硅掺杂层上的第二介电层，采用快速研磨的方式加以去除，研磨效率较高，第二阶段研磨至栅极结构顶部表面停止，对于硅掺杂层下的第一介电层，采用慢速研磨的方式，以对栅极结构顶部的第一介电层及周围区域的第二介电层与第一介电层进行均等研磨，避免介电层出现碟形凹陷。
[0031]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0032]图1至图6为本发明一个实施例提供的半导体器件在制作过程中的结构示意图。以下结合图1至图6，详细介绍上述制作方法。
[0033]首先，如图1所示，提供半导体衬底10，所述半导体衬底10上形成有栅极结构11及位于所述栅极结构11两侧的有源区(未图示)。
[0034]在具体实施过程中，栅极结构11包括自下而上堆叠在半导体衬底10表面的栅绝缘层111、栅极绝缘层111上的栅极112以及位于两者侧壁的侧墙113。
[0035]半导体衬底10例如为硅、锗、绝缘体上硅(SOI)等，其内的有源区以及栅极结构11的制作方法参照现有的制作方法，在此不再赘述。有源区的类型，例如N型或P型，决定了上述栅极结构11为NM0S晶体管的栅极结构或PM0S晶体管的栅极结构。
[0036]此外，栅极结构11上还具有刻蚀终止层12，上述刻蚀终止层12的材质为现有的刻蚀终止层材质，例如为氮化硅或氮氧化硅。
[0037]接着，如图2所示，采用第一介电层13填充所述栅极结构11。
[0038]为避免上述填充过程在介电层内部产生孔隙，上述第一介电层13的填充技术例如为高深宽比填充技术(High Aspect Rat1 Process, HARP)，具体例如为物理气相沉积或化学气相沉积法。第一介电层13的材质为现有的介电层材质，一个实施例中为二氧化硅。
[0039]上述第一介电层13填充的高度，例如为大于20nm。
[0040]之后，参照图3所示，对所述第一介电层13进行硅离子注入形成硅掺杂层131。
[0041]在具体离子注入过程中，硅离子源例如为离化了的硅烷气体(SiH4)，离化即将硅烷气体等离子体化。其它实施例中，也可以为离化后含硅的气体。离子注入的能量决定了硅掺杂层131的厚度，注入