半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法。
【背景技术】
[0002]随着基于硅的半导体设备尺寸的减小，难以在提高性能的同时降低能耗。通过将高性能材料与硅结合，例如可提供较高载流子迁移率和较高驱动电流的II1-V族晶体管沟道，这些混合的半导体能够进一步减小尺寸。
[0003]目前已在将诸如铟镓砷化物(InGaAs)的II1-V族材料与传统的硅衬底进行结合的混合半导体上进行实验，但受到了各材料间原子晶格不匹配的挑战。
[0004]已经知道的是，由于在外延生长层和硅衬底之间，晶格常数有巨大的差异，高密度的TD (Threading Dislocat1n，线位错)在硅衬底上外延生长的II1-V族膜中是固有的。因此，如何进一步减小位错密度，是在硅衬底上制造II1-V族晶体管的一个重要问题。
[0005]发明概述
[0006]本发明的发明人发现上述现有技术中存在问题，并因此针对上述问题提出了新的技术方案以至少部分减轻或解决至少部分上述问题。
[0007]根据本发明的一个方面，提供一种制造半导体器件的方法，包括:
[0008]提供衬底，其中在衬底中包括腔体阵列，所述腔体的每个侧面方向分别与晶体的一个侧向晶面方向一致；
[0009]在衬底表面上形成缓冲层，其中缓冲层的材料填充所述腔体；
[0010]在缓冲层的表面上形成鳍片式沟道层。
[0011]在一个实施例中，上述方法还包括:形成栅极结构，所述栅极结构包括至少在所述鳍片式沟道层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0012]在一个实施例中，以栅极结构为掩模对鳍片式沟道层进行离子注入，以形成源漏生长区。
[0013]在一个实施例中，提供衬底的步骤包括:
[0014]对衬底进行图案化，以在衬底中形成空腔阵列；
[0015]对所述空腔进行具有晶向选择性的湿法蚀刻，以便形成所述腔体。
[0016]在一个实施例中，在缓冲层的表面上形成鳍片式沟道层的步骤包括:
[0017]在缓冲层的表面上形成沟道材料层；
[0018]对沟道材料层进行图案化，以形成所述鳍片式沟道层。
[0019]在一个实施例中，所述衬底的材料为硅。
[0020]在一个实施例中，缓冲层的材料为InP。
[0021]在一个实施例中，鳍片式沟道层的材料为InGaAs。
[0022]在一个实施例中，鳍片式沟道层的材料为P-1nGaAs。
[0023]在一个实施例中，源漏生长区的材料为N+_InGaAs。
[0024]在一个实施例中，缓冲层的厚度范围为10_500nm ；
[0025]鳍片式沟道层的厚度范围为10_500nm。
[0026]根据本发明的另一方面，提供一种半导体器件，包括:
[0027]衬底，其中在衬底中包括腔体阵列，所述腔体的每个侧面方向分别与晶体的一个侧向晶面方向一致；
[0028]在衬底表面上的缓冲层，其中缓冲层的材料填充所述腔体；
[0029]在缓冲层的表面上的鳍片式沟道层。
[0030]在一个实施例中，上述半导体器件还包括:栅极结构，所述栅极结构包括至少在所述鳍片式沟道层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。
[0031]在一个实施例中，上述半导体器件还包括:鳍片式沟道层上的源漏生长区。
[0032]在一个实施例中，所述衬底的材料为硅。
[0033]在一个实施例中，缓冲层的材料为InP。
[0034]在一个实施例中，鳍片式沟道层的材料为InGaAs。
[0035]在一个实施例中，鳍片式沟道层的材料为P-1nGaAs。
[0036]在一个实施例中，源漏生长区的材料为N+_InGaAs。
[0037]在一个实施例中，缓冲层的厚度范围为10-500nm;
[0038]鳍片式沟道层的厚度范围为10_500nm。
[0039]通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
【附图说明】
[0040]构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
[0041 ] 根据下面参照附图的详细描述，可以更加清楚地理解本发明，在附图中:
[0042]图1为根据本发明一个实施例的制造半导体器件的方法的示意流程图；以及
[0043]图2-图15示意性地示出了根据本发明一个实施例的半导体器件的制造过程的若干阶段。
【具体实施方式】
[0044]现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
[0045]此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
[0046]以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
[0047]对于相关领域普通技术人员已知的技术、方法和器件可能不作详细讨论，但在适用这些技术、方法和器件情况下，这些技术、方法和器件应当被视为本说明书的一部分。
[0048]在这里示出和讨论的所有示例中，任何具体值都应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0049]应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
[0050]图1为根据本发明一个实施例的制造半导体器件的方法的示意流程图。如图1所示，在步骤101，提供衬底，其中在衬底中包括腔体阵列，所述腔体的每个侧面方向分别与晶体的一个侧向晶面方向一致。s卩，形成Σ形的腔体。
[0051 ] 在一个实施例中，上述提供衬底的步骤包括:
[0052]对衬底进行图案化，以在衬底中形成空腔阵列。对所述空腔进行具有晶向选择性的湿法蚀刻，以便形成所述腔体。
[0053]在一些实施例中，衬底中腔体阵列的密度范围可以是1?100/um2。
[0054]在一些实施例中，所述衬底的材料为硅。然而应理解，本发明并不限于此。
[0055]在步骤102，在衬底表面上形成缓冲层，其中缓冲层的材料填充所述腔体。
[0056]在一些实施例中，缓冲层的材料为磷化铟(InP)。
[0057]在一些实施例中，缓冲层的厚度范围为10_500nm。
[0058]这里需要说明的是，由于通过对衬底图案化，将衬底分隔成若干小区域，生长过程中原子的表面迁移在区域边界处被打断，所以InP能够在分隔的区域中独立生长，这种生长既有横向分量也有纵向分量，而且在每个区域，独立生长的晶体都产生了侧向晶面，从而位错缺陷密度显著降低。
[0059]在步骤103，在缓冲层的表面上形成鳍片式沟道层。
[0060]在一个实施例中，上述在缓冲层的表面上形成鳍片式沟道层的步骤包括:
[0061]在缓冲层的表面上形成沟道材料层。对沟道材料层进行图案化，以形成所述鳍片式沟道层。
[0062]在一个实施例中，沟道材料层的材料为InGaAs。在一些实施例中，鳍片式沟道层的厚度范围为10-500nm。
[0063]通过图1所示的制造半导体器件的方法，由于晶体都产生了侧向晶面，从而位错缺陷密度显著降低。
[0064]之后，可进一步形成栅极结构，所述栅极结构包括至少在所述鳍片式沟道层的一部分上的栅极绝缘层、在栅极绝缘层上的栅极、以及用于所述栅极的间隔物。由于可利用本领域中已知的工艺、材料等来形成栅极结构，因此这里不再详细说明。
[0065]在一些实施例中，栅极绝缘层的材料可以为Al203、TiSi0x等，栅极绝缘层的厚度可以为l_5nm。
[0066]在一些实施例中，栅极材料可以为NiAu、CrAu，或者其它适当的材料。
[0067]此外，在一些实施例中，可在形成上述的栅极结构后，以栅极结构为掩模对鳍片式沟道层进行离子注入，以形成源漏生长区。在源漏生长区上生长半导体材料以形成源极和漏极。
[0068]在一些实施例中，鳍片式沟道层的材料为P-1nGaAs，源漏生长区的材料为N+-1nGaAs。
[0069]图2-图15示意性地示出了根据本发明一个实施例的半导体器件的制造过程的若干阶段。
[0070]首先，提供经图案化处理的衬底1，衬底1的剖面图