晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及晶体管的形成方法。
【背景技术】
[0002]随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅(gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。
[0003]同时，由于芯片的集成度越来越高，规模也越来越大，单个芯片上通常包括了核心晶体管区域和输入/输出(I/O)晶体管区域，核心逻辑晶体管的工作电压一般较低，可以降低系统功耗，而输入/输出晶体管的工作电压一般较高，可以保证较高的驱动能力和击穿电压。
[0004]现有技术中一般采用“后栅”工艺形成栅介质层较薄的高K金属栅极晶体管，用于工作电压较低的核心晶体管区域；而采用“前栅”工艺形成栅介质层较厚的多晶硅栅极晶体管，应用于工作电压较高的输入/输出(I/O)晶体管区域，以满足不同区域晶体管对工作电压的要求。
[0005]现有技术形成的核心区的晶体管的性能有待进一步的提闻。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管的形成方法，提高核心区晶体管的性能。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域上形成伪栅结构，所述伪栅结构包括位于衬底表面的伪栅介质层和位于所述伪栅介质层表面的伪栅极；在所述第二区域上形成第二栅极结构，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层表面的第二栅极，所述伪栅介质层的厚度小于第二栅介质层的厚度，所述伪栅极与第二栅极的顶部表面齐平；在所述伪栅结构和第二栅极结构侧壁表面形成侧墙；在所述衬底上形成第一介质层，所述第一介质层的表面与所述伪栅结构和第二栅极结构的顶部表面齐平；去除所述伪栅结构，在第一区域上形成凹槽，所述凹槽底部暴露出部分衬底的表面；在所述凹槽内形成第一栅极结构，所述第一栅极结构包括位于所述凹槽内壁表面的第一栅介质层和位于所述第一栅介质层表面且填充满所述凹槽的第二栅极结构。
[0008]可选的，形成所述伪栅结构和第二栅极结构的方法包括:在所述衬底表面形成覆盖所述第一区域和第二区域的栅介质材料层，所述第一区域上的栅介质材料层的厚度小于第二区域上的栅介质材料层的厚度；在所述栅介质材料层表面形成栅极材料层；刻蚀所述栅介质材料层和栅极材料层，在第一区域上形成伪栅结构，在第二区域上形成第二栅极结构。
[0009]可选的，形成所述栅介质材料层的方法包括:在所述衬底表面形成厚度均匀的栅介质材料薄膜；在第二区域的栅介质材料薄膜表面形成第一掩膜层，暴露出第一区域上的栅介质材料薄膜；以所述第一掩膜层为掩膜，刻蚀所述第一区域上的栅介质材料薄膜，形成栅介质材料层，使所述第一区域上的栅介质材料层的厚度小于第二区域上的栅介质材料层的厚度。
[0010]可选的,所述伪栅介质层的厚度为0.5nm?2.5nm,所述第二栅介质层的厚度为1nm ?20nmo
[0011]可选的，所述栅介质材料层的材料为氧化硅。
[0012]可选的，还包括:刻蚀所述第一栅极结构，使所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面；在所述第一栅极结构顶部形成保护层，所述保护层的顶部表面与第一介质层的顶部表面齐平。
[0013]可选的，所述保护层的厚度小于10nm。
[0014]可选的，在所述第一介质层表面、保护层表面和第二栅极结构表面形成第二介质层。
[0015]可选的，还包括:刻蚀所述第二介质层，在第一区域的第二介质层内形成第一开口，所述第一开口底部暴露出第一栅极结构上的部分保护层的表面，在第二区域的第二介质层内形成第二开口，所述第二开口暴露出部分第二栅极的部分表面；沿第一开口刻蚀所述保护层，暴露出部分第一栅极的表面，形成第一通孔，同时沿第二开口刻蚀所述第二栅极，形成第二通孔，所述第二通孔的底部表面位于所述第二栅极内。
[0016]可选的，所述保护层的刻蚀速率小于第二栅极的刻蚀速率。
[0017]可选的，所述第二栅极的刻蚀速率为保护层刻蚀速率的3倍以上。
[0018]可选的，所述保护层的材料为氮化硅，所述第二栅极的材料为多晶硅。
[0019]可选的，还包括:在所述第一通孔和第二通孔内填充金属材料，在所述第一栅极表面形成第一金属插塞，在所述第二栅极表面形成第二金属插塞。
[0020]可选的，位于基底第二区域上的第二鳍部，以及位于所述基底表面的隔离层，所述隔离层覆盖第一鳍部和第二鳍部的部分侧壁，并且所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面。
[0021]可选的，所述第一伪栅结构横跨所述第一鳍部，并覆盖部分隔离层和部分第一鳍部；所述第一栅极结构横跨所述第二鳍部，并覆盖部分隔离层和部分第二鳍部。
[0022]可选的，所述第一栅介质层的材料为氧化铪、氧化锆、硅氧化铪、硅氧化锆、氧化铝或氧铝化铪。
[0023]可选的，所述第二栅极的材料为铝、铜、银、金、钼、镍、钛、氮化钛、钨或氮化钨。
[0024]可选的，在形成所述第一栅极结构之前，在所述凹槽底部的衬底表面形成界面层。
[0025]可选的，采用氧化工艺对所述凹槽底部的衬底表面进行氧化，形成所述界面层，所述界面层的材料为氧化硅。
[0026]可选的，采用湿法刻蚀工艺或非等离子体干法刻蚀工艺去除所述伪栅结构。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的技术方案，在衬底的第一区域上形成伪栅结构，所述伪栅结构包括位于衬底表面的伪栅介质层和位于所述伪栅介质层表面的伪栅极；在衬底的第二区域上形成第二栅极结构，所述第二栅极结构包括第二栅介质层和位于所述第二栅介质层表面的第二栅极，所述伪栅介质层的厚度小于第二栅介质层的厚度；然后在所述衬底上形成第一介质层，所述第一介质层的表面与所述伪栅结构和第二栅极结构的顶部表面齐平；去除所述伪栅结构，在第一区域上形成凹槽，在所述凹槽内形成第一栅极结构。由于所述伪栅介质层的厚度较小，可以采用浓度较小的刻蚀剂对所述伪栅介质层进行刻蚀，并且刻蚀时间较短，对刻蚀过程容易控制，可以在去除所述伪栅介质层之后及时停止所述刻蚀工艺，与现有技术中伪栅介质层的厚度与第二栅介质层的厚度相同相比，本发明的技术方案采用较薄的伪栅介质层，在去除所述伪栅介质层的过程中，可以避免对第一介质层和衬底表面造成较大的损伤，从而可以提高所述第一区域I上形成的晶体管的性能。
[0029]进一步的，本发明的技术方案在形成所述第一栅极结构之后，刻蚀所述第一栅极结构使所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面；在所述第一栅极结构顶部形成保护层，所述保护层的顶部表面与第一介质层的顶部表面齐平。所述保护层可以保护所述第一栅极的顶部表面。后续在所述第一介质层表面形成第二介质层，并且刻蚀所述第二介质层和第一介质层，形成暴露出保护层表面的第一开口和暴露出第二栅极表面的第二开口 ；然后沿所述第一开口继续刻蚀所述保护层，同时刻蚀所述第二栅极。所述保护层的刻蚀速率可以小于所述第二栅极的刻蚀速率，使得最终形成的第二通孔的深度大于第一通孔的深度，使部分第二通孔位于第一栅极内，从而提高后续在所述第二通孔内形成的第二金属插塞与第二栅极之间的接触面积，从而降低所述第二金属插塞与第二栅极之间的接触电阻，提闻晶体管的性能。
【附图说明】
[0030]图1至图14是本发明的晶体管的形成过程的结构示意图。
【具体实施方式】
[0031]如【背景技术】中所述，现有技术形成的核心区的晶体管的性能有待进一步的提高。
[0032]现有技术在形成所述核心区的晶体管和输入/输入区的晶体管的过程中，一般在半导体衬底表面形成同时覆盖核心区和输入/输出区的伪栅介质材料层和位于所述伪栅介质层表面的伪栅极材料层；然后对所述伪栅介质材料层和伪栅极材料层进行图形化，形成位于核心区上的伪栅极材料层和所述伪栅极材料层表面的伪栅极层，以及位于输入/输出区表面的栅介质层和位于所述栅介质层和栅极层，使得所述伪栅介质层的厚度与栅介质层的厚度相同；再在所述半导体衬底上形成与所述伪栅极层、栅极层表面齐平的介质层；然后去除所述伪栅介质层和伪栅极层，在所述核心区上的介质层内形成凹槽，再在所述凹槽内形成高K金属栅结构。
[0033]由于核心区的伪栅介质层的厚度与输入/输出区表面的栅介质层的厚度相同，所以所述伪栅介质层的厚度较大，在去除所述伪栅介质层的过程中，刻蚀过程较长，采用的刻蚀剂的浓度也较大，从而容易对半导体衬底表面造成较大的损伤，同时由于所述介质层与伪栅介质层的刻蚀比较小，在去除所述伪栅介质层的同时也会对介质层造成一定的损失，影响所述介质层的质量，从而导致核心区上形成的晶体管的