述导电插塞303的形成工艺包括；在第 四介质层302表面、W及第H通孔内沉积导电膜；平坦化所述导电膜，直至暴露出第四介质 层302为止。
[0119] 其中，所述导电膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，所述平 坦化工艺为化学机械抛光或回刻蚀工艺，所述回刻蚀工艺能够为干法刻蚀工艺或湿法刻蚀 工艺。
[0120] 在一实施例中，在形成所述导电膜之前，在第四介质层302表面、W及第H通孔的 侧壁和底部表面沉积阻挡层，所述阻挡层的材料为铁、氮化铁、粗、氮化铁中的一种或多种 组合，所述阻挡层用于定义了平坦化工艺的停止位置，当平坦化工艺暴露出所述阻挡层之 后，继续平坦化所述阻挡层，直至暴露出第四介质层302表面。
[0121] 本实施例中，在去除伪栅极层所形成的第一开口侧壁和底部表面形成栅介质层之 后，在栅介质层表面形成填充满第一开口的牺牲层，所述牺牲层能够为后续形成的栅极层 占据空间。在形成牺牲层之后，W自对准娃化工艺在半导体层表面形成电接触层，在形成电 接触层之后，再去除牺牲层并于栅介质层表面形成栅极层，所述电接触层能够降低导电插 塞与源区或漏区之间的接触电阻。由于所述栅极层在形成电接触层之后形成，因此所述自 对准娃化工艺不会损害栅极层，从而保证了栅极层的形貌和性能稳定，避免栅极层的材料 向衬底内扩散。其次，在形成电接触层之前形成栅介质层，则形成所栅介质层的高温工艺不 会对电接触层的性能造成影响，能够使电接触层和栅介质层性能均得到保证。因此，所形成 的晶体管性能和稳定性改善。
[0122] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【主权项】
1. 一种晶体管的形成方法，其特征在于，包括： 提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极 结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有半导体层，所述衬底和半导 体层表面、以及伪栅极结构的侧壁表面具有第一介质层，所述第一介质层暴露出伪栅极层 的顶部表面； 去除所述伪栅极层，在第一介质层内形成第一开口； 在所述第一开口的侧壁和底部表面形成栅介质层； 在所述栅介质层表面形成填充满第一开口的牺牲层； 在形成所述牺牲层之后，在所述第一介质层内形成暴露出半导体层的第一通孔； 采用自对准硅化工艺在所述第一通孔底部的半导体层表面形成电接触层； 在形成电接触层之后，去除所述牺牲层直至暴露出栅介质层，在第一介质层内形成第 二开口； 在第二开口内形成栅极层； 在所述电接触层表面形成导电插塞。
2. 如权利要求1所述的晶体管的形成方法，其特征在于，所述牺牲层和栅介质层的形 成工艺包括：在第一介质层表面和第一开口的侧壁和底部表面形成栅介质膜；在所述栅介 质膜表面形成填充满第一开口的牺牲膜；采用平坦化工艺去除第一介质层表面的牺牲膜和 栅介质膜，以形成牺牲层和栅介质层。
3. 如权利要求2所述的晶体管的形成方法，其特征在于，所述栅介质膜的材料为高K介 质材料，所述高 K 介质材料包括：La203、Al203、BaZr0 3、HfZr04、HfZr0N、HfLa0、HfSi0、HfSi0N、 LaSiO、AlSiO、HfTaO、HfTiO、（Ba, Sr) Ti03、Si3N4，所述栅介质膜的厚度为 5A~2〇A。
4. 如权利要求3所述的晶体管的形成方法，其特征在于，所述栅介质膜的形成工艺包 括：采用沉积工艺在第一介质层表面和开口的侧壁和底部表面形成高K介质膜；对所述高K 介质膜进行退火工艺。
5. 如权利要求4所述的晶体管的形成方法，其特征在于，所述沉积工艺包括化学气相 沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述退火工艺为快速热退火、尖峰退火或 激光退火，退火温度为600°C~1050°C。
6. 如权利要求1所述的晶体管的形成方法，其特征在于，所述第一介质层的形成工艺 包括：在衬底、半导体层和伪栅极结构表面沉积介质膜；平坦化所述介质膜直至暴露出伪 栅极层为止。
7. 如权利要求6所述的晶体管的形成方法，其特征在于，在沉积介质膜之前，在所述衬 底、半导体层和伪栅极结构沉积停止膜；在平坦化所述介质膜之后，去除伪栅极层顶部表面 的停止膜，形成停止层。
8. 如权利要求8所述的晶体管的形成方法，其特征在于，所述停止膜的材料为Si3N4或 SiON ;所述停止膜的沉积工艺为化学气相沉积工艺或原子层沉积工艺；当所形成的晶体管 为PMOS晶体管时，所述停止膜向衬底提供压应力；当所形成的晶体管为NMOS晶体管时，所 述停止膜向衬底提供拉应力。
9. 如权利要求6所述的晶体管的形成方法，其特征在于，所述介质膜的形成工艺为高 密度等离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积工艺，所述介质膜 的厚度为600A~1500A。
10. 如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成牺牲层之前， 在栅介质层表面形成覆盖层，所述覆盖层的材料为La 203、AL203、Ga20 3、ln203、MoO、Pt、Ru、 TaCNO、Ir、TaC、MoN、WN、Ti xNh,所述覆盖层的厚度为5人~20人，所述覆盖层的形成工艺包 括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
11. 如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构还包括：位于 伪栅极层和衬底之间的伪栅介质层。
12. 如权利要求11所述的晶体管的形成方法，其特征在于，在去除伪栅极层之后，去除 伪栅介质层，所述第一开口底部暴露出衬底表面；在形成栅介质层之前，在第一开口的侧壁 和底部表面形成结合层，所述结合层的材料为SiO 2或SiON，所述结合层的形成工艺包括热 氧化工艺、氮氧化工艺或化学氧化工艺，所述结合层的厚度为5人~10A。
13. 如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构还包括：位于 伪栅极层侧壁表面和伪栅极层两侧衬底表面的侧墙，所述侧墙的材料为Si 3N4、SiON、SiOBN 或SiOCN，所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺，所述侧墙的厚度 为 IOA~iooA。
14. 如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极层的材料为非晶 硅或多晶娃，所述伪栅极层的厚度为500A~1500A。
15. 如权利要求1所述的晶体管的形成方法，其特征在于，还包括：位于源区和漏区内 的应力层，所述半导体层形成于应力层表面，所述应力层的材料为SiC或SiGe。
16. 如权利要求15所述的晶体管的形成方法，其特征在于，所述半导体层的形成 工艺为选择性外延沉积工艺；当半导体层在形成源区和漏区之前形成，所述半导体层的 厚度为100A~160人；当半导体层在形成源区和漏区之后形成，所述半导体层的厚度为 100 A~150 A。
17. 如权利要求1所述的晶体管的形成方法，其特征在于，所述自对准硅化工艺包括： 在第一介质层表面和第一通孔的侧壁和底部表面形成金属层，所述金属层的材料为镍、钴 或钛，所述金属层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；采用退火工艺使 金属层的原子向半导体层内扩散，在半导体层表面形成电接触层；在退火工艺之后，去除剩 余金属层。
18. 如权利要求1所述的晶体管的形成方法，其特征在于，所述导电插塞的形成工艺包 括：在去除所述牺牲层之前，在第一通孔内形成第一子插塞；在形成第一子插塞之后，去除 所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第一子插塞和栅极层表面形 成第二介质层；在所述第二介质层内形成暴露出第一子插塞的第二通孔；在所述第二通孔 内形成第二子插塞，所述第二子插塞和第一子插塞形成导电插塞。
19. 如权利要求1所述的晶体管的形成方法，其特征在于，所述导电插塞的形成工艺包 括：在去除所述牺牲层之前，在第一通孔内形成第三介质层；在形成第三介质层之后，去除 所述牺牲层并形成栅极层；在形成栅极层之后，在第一介质层、第三介质层和栅极层表面形 成第四介质层；刻蚀所述第四介质层、第三介质层和第一介质层，形成暴露出电接触层的第 三通孔；在所述第三通孔内形成导电插塞。
20.如权利要求19所述的晶体管的形成方法，其特征在于，所述第三介质层和第 四介质层的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积工艺、高密度等 离子沉积工艺、高深宽比等离子体沉积工艺或流体化学气相沉积，第三介质层的厚度为 600A~1500A,第四介质层厚度为300A~1000A。
【专利摘要】一种晶体管的形成方法，包括：提供衬底，衬底表面具有伪栅极结构，伪栅极结构两侧的衬底内具有源区和漏区，源区和漏区表面具有半导体层，衬底、半导体层、伪栅极结构的侧壁表面具有第一介质层，第一介质层暴露出伪栅极层的顶部表面；去除伪栅极层，在第一介质层内形成第一开口；在第一开口的侧壁和底部表面形成栅介质层；在栅介质层表面形成填充满第一开口的牺牲层；之后，在第一介质层内形成暴露出半导体层的第一通孔；采用自对准硅化工艺在第一通孔底部的半导体层表面形成电接触层；之后，去除牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；在第二开口内形成栅极层；在电接触层表面形成导电插塞。所形成的晶体管性能改善。
【IPC分类】H01L21-28, H01L21-336
【公开号】CN104821277
【申请号】CN201410045281
【发明人】赵杰
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年8月5日
【申请日】2014年1月30日