无需光刻胶的带电粒子束图案化的制作方法
【专利说明】无需光刻胶的带电粒子束图案化
[0001]相关申请的交叉引用
[0002]本申请要求于2014年I月31日提交的、标题为“Charged-Particle-BeamPatterning Without Resist”的美国临时申请第61/934，418号的权益，该申请结合于此作为参考。
技术领域
[0003]本发明总体涉及集成电路领域，更具体地，涉及集成电路的图案化。
【背景技术】
[0004]诸如离子或电子投影光刻的带电粒子光刻具有分辨率非常高的图案化。离子束光刻使用具有能量的轻量级离子的聚焦束或宽束以用于将图案转印至表面。使用离子束光刻(IBL)，纳米级部件可以转印至非平坦表面上。
[0005]在传统的带电粒子(例如，电子以及氦离子(He+)、氖离子(Ne+)和镓离子(Ga+))光刻中，基本工艺机制包括在正性光刻胶中使用键解离或者在负性光刻胶中使用键结合以及当使光刻胶显影时曝光和未曝光的区域的产物之间的溶解速率差。这限制了光刻胶材料的选择，该光刻胶材料主要为聚合物基有机材料。
【发明内容】
[0006]根据本发明的一个方面，提供了一种制造集成电路的工艺，包括:提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。
[0007]优选地，通过溅射来图案化硬掩模中的间隙，溅射利用带电粒子的能量。
[0008]优选地，该工艺还包括:将硬掩模暴露于前体气体，前体气体和带电粒子在硬掩模中蚀刻间隙。
[0009]优选地，前体气体是XeF2、SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们的组合中的一种。
[0010]优选地，带电粒子是氦、氖、氩、娃、铍、金和镓中的一种。
[0011]优选地，硬掩模的厚度小于约5纳米。
[0012]优选地，一种或多种带电粒子束的束径小于约I纳米。
[0013]根据本发明的另一方面，提供了一种制造集成电路的工艺，包括:提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；以及将一种或多种带电粒子束引向硬掩模以图案化硬掩模。
[0014]优选地，通过溅射来图案化硬掩模，溅射利用带电粒子束中的图案化粒子的能量。
[0015]优选地，该工艺还包括:将硬掩模的表面暴露于前体气体，通过蚀刻来图案化硬掩模。
[0016]优选地，前体气体是XeF2、SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们的组合中的一种。
[0017]优选地，一种或多种带电粒子束包括氦、氖、氩、硅、铍、金或镓。
[0018]优选地，一种或多种带电粒子束的束径小于约I纳米。
[0019]优选地，硬掩模的厚度小于约5纳米。
[0020]优选地，该工艺还包括:使前体气体在硬掩模的整个表面上方流动，一种或多种带电粒子束和前体气体在硬掩模上形成一个或多个结构。
[0021]根据本发明的又一方面，提供了一种制造集成电路的工艺，包括:提供衬底；通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模；使前体气体在硬掩模的整个表面上方流动；以及将硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，带电粒子图案化硬掩模。
[0022]优选地，带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
[0023]优选地，该流动和该暴露蚀刻硬掩模。
[0024]优选地，带电粒子和前体气体在硬掩模上沉积结构。
[0025]优选地，前体气体包含TE0S、苯乙烯、TMCTS、萘、Al、Au、非晶碳、金刚石、Co、Cr、Cu、Fe、GaAs, GaN、Ge、Mo、Nb、N1、Os、Pd、CpPtMe3> MeCpPtMe3、含 Pt 的化合物、Rh、Ru、Re、S1、Si3N4, S1x, T1x, W和它们的组合中的一种。
【附图说明】
[0026]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0027]图1至图3示出了根据一些实施例的使用直写纳米图案化形成集成电路的方法；以及
[0028]图4至图5示出了根据一些实施例的使用直写纳米图案化形成集成电路的另一方法。
[0029]图6是根据一些实施例的用于制造集成电路的工艺。
[0030]图7是根据一些实施例的用于制造集成电路的工艺。
[0031]图8是根据一些实施例的用于制造集成电路的工艺。
【具体实施方式】
[0032]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0033]集成电路(IC)的制造通常包括对半导体衬底实施各种物理和化学工艺。通常地，用于制造集成电路的各种工艺分成三类，即薄膜沉积、半导体掺杂和图案化。
[0034]在本发明中，提供了新的纳米图案化技术。如下面将更充分解释的，带电粒子与通过原子层沉积(ALD)工艺或分子层沉积(MLD)工艺形成的硬掩模组合使用以当在硬掩模中形成纳米间隙或在硬掩模上形成纳米结构时抑制或防止硬掩模的不期望的崩塌或变形。此夕卜，本文中公开的纳米图案化技术消除了对光刻胶的需求。
[0035]记着以上所述，下面详细地描述用于形成集成电路的新的纳米图案化方法。如下面将更充分解释的，束载带电粒子(beam carrying charged particle)可以用于在硬掩模中形成间隙，或者可选地，用于在硬掩模上形成结构。
[0036]在第一实施例中，带电粒子用于蚀刻硬掩模。现在参照图1，提供了衬底12。在实施例中，衬底12可以由诸如硅、块状硅(掺杂或未掺杂)、锗、金刚石等的半导体材料制成。可选地，也可以使用化合物材料，诸如，硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、它们的组合等。此外，衬底12可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、S01、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
[0037]仍参照图1，使用ALD或MLD工艺在衬底12上沉积硬掩模10，ALD或MLD工艺提供许多益处。例如，ALD和MLD提供极大的厚度分辨率、具有一个单层精度的精确厚度控制、共形台阶覆盖和极好的均匀性。此外，通过施加的ALD或MLD的循环次数可以精确地确定薄膜厚度。因此，可以精确地调整间隙或沟槽的临界尺寸(CD)。
[0038]此外，ALD和MLD允许高深宽比结构的高共形性和极好的台阶覆盖。而且，ALD和MLD允许大面积上方的极好的均匀性，这导致大面积和大批量处理能力。由于不需要传统光刻胶材料中的曝光机制，所以ALD和MLD工艺也提供了精确的组分控制、低缺陷密度、良好再现性和更宽的材料选择(例如，非聚合物基)。
[0039]此外，使用ALD工艺或MLD工艺形成的硬掩模10比例如在光刻工艺中使用的光刻胶硬得多。如下面将更充分解释的，由于硬掩模10比光刻胶更硬，当在硬掩模中形成间隙或在硬掩模上形成结构时，硬掩模10不太可能不期望地发生崩塌或变形，。也可以使用提供具有上述益处、性质和特征的硬掩模10的其他形成工艺。
[0040]在实施例中，硬掩模10通过ALD或MLD工艺制备，并且由A1203、A1N、A1P、AlAs,AlxTiY0z、AIxCryOzλ AIxZryOzλ AlxHfυ0ζ、AlxSiY0z、Β203、BN、BxPyOzλ B1x、BixTiY0z、BaS、BaTi03、CdS、CdSe、CdTe、CaO、CaS、CaF2、CuGaS2、CoO、Co0x、Co304、CrOx、Ce02、Cu20、CuO、CuxS、FeO、Fe0x、GaN、GaAs、GaP、Ga2O3'GeO2、HfO2、Hf3N4'HgTe、InP、InAs、In2O3' In2S3' InN、InSb、LaA103、La2S3N La202S、La203、La2CoO3' La2N13' La2MnO3' MgTe、MnTe、MoN、Mo2N、MoxN、Mo02、MgO、Mn0x、MnS、N1、NbN、Nb205、PbS、Pt02、P0X、PxBY0z、RuO、Sc203、Si304、Si02、SiC、SixTiY0z、SixZrY0z、SixHfY0Z、Sn02、Sb205、SrO、SrC03、SrTi03、SrS、SrShxSex' SrF2、Ta205、Ta0xNY、Ta3N5' TaN、TaNx、TixZrY0z、Ti02、TiN、TixSiYNz、TixHfY0z、V0x、W03、W2N、WxN、WS2、WxC、Y2O3J2O2SJnS1-XSe50ZnO'ZnS、ZnSe、ZnTe、ZnF2' ZrO2 λ Zr3N4' PrOxλ Nd2O3'