Sm2O3' Eu2O3' Gd2O3' Dy2O3' Ho2O3' Er2O3' Tm2O3'Lu2O3, Ru、Pt、Pd、Rh、Ag、Al、Ir、Cu、T1、Ta、Mo、W、N1、Co、Fe 和它们之间的混合物形成。
[0041]现在参照图2，提供了前体气体146。根据一些实施例，前体气体146至少在硬掩模10上方流动。根据一些实施例，例如，前体气体146是Xe F2。也可以采用其他合适的前体，诸如，SF6、氯化亚硝酰(N0C1)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们之间的混合物。
[0042]此外，将硬掩模10暴露于带电粒子束载有的带电粒子(由箭头表示)。根据一些实施例，例如，带电粒子可以是电子、质子、氦、氖、氩、硅、铍、金和镓。换句话说，图2的带电粒子束可以是电子束、质子束、氦束、氖束、氩束、硅束、铍束、金束和镓束。根据一些实施例，一种或多种带电粒子束的束径小于I纳米(Inm)。虽然图2中示出了单个带电粒子束，但是应该理解，在一些实施例中，可以组合或同时使用若干带电粒子束。
[0043]参照图2至图3，来自带电粒子束的带电粒子遇到来自前体气体146的已经吸附到硬掩模10上的分子。在带电粒子束的影响下，前体分子解离为挥发性组分和非挥发性组分。挥发性组分仅局部蚀刻位于经受带电粒子的区域处或该区域周围的硬掩模10，以形成间隙14。
[0044]根据一些实施例，间隙14的深度大于或等于硬掩模10的厚度的约百分之五十(50%) ο在实施例中，硬掩模10的厚度小于约5纳米(5nm).虽然图3中示出了单个间隙14，但是应该理解，在实际应用中可以形成若干间隙14。
[0045]由于通过ALD或MLD形成的硬掩模10比光刻胶更硬，所以当形成间隙14时，硬掩模10不太可能不期望地发生崩塌或变形。例如，当形成的若干间隙14彼此接近、间隙14的深度较大(例如，约1nm)、间隙14的宽度较小(例如，约Inm)、或者深宽比(即，间隙14的深度与宽度的比率)较高(例如，约10比I)时，硬掩模10将不会不期望地发生崩塌或变形。
[0046]在已经形成间隙14之后，可以实施其他多个工艺。例如，在集成电路的制造期间可以进行图案转印(例如，蚀刻、沉积/剥离)或注入。根据一些实施例，使用蚀刻工艺对衬底12施加图案转印工艺。例如，可以实施湿蚀刻或等离子体蚀刻以将间隙14的图案转印至衬底12内。根据一些实施例，图案转印工艺结合离子注入工艺。例如，可以通过间隙14将杂质(例如，用硼、铟等的P掺杂，或者用磷、砷等的η掺杂)注入到衬底12内。
[0047]在第二实施例中，带电粒子用于溅射(例如，研磨)硬掩模10以形成间隙14。在该溅射实施例中，上述与使用带电粒子的蚀刻相结合的许多技术是相同的。然而，当用带电粒子溅射硬掩模10时，不需要以上关于图2所述的前体气体146。带电粒子的能量用于研磨硬掩模10的表面以形成图3中示出的间隙14，而不是依靠前体气体146。
[0048]在第三实施例中，带电粒子用于在硬掩模10上沉积材料以形成如图4至图5所示的结构16。在该沉积实施例中，与蚀刻结合的上述许多技术是相同的。然而，当用带电粒子形成结构16时，前体气体156与蚀刻不同。根据一些实施例，前体气体156可以是TEOS、苯乙烯、TMCTS、萘、Al、Au、非晶碳、金刚石、Co、Cr、Cu、Fe、GaAs, GaN, Ge、Mo、Nb、N1、Os、Pd、CpPtMe3、MeCpPtMe3、含 Pt 的化合物(例如，Pt (PF3) 4)、Rh、Ru、Re、S1、Si3N4' S1x、T1x、W 和它们之间的混合物以形成结构16。
[0049]带电粒子遇到来自前体气体156的已经吸附在硬掩模10上的分子。在带电粒子的影响下，前体分子解离为挥发性组分和非挥发性组分。挥发性组分仅在经受带电粒子的区域处或该区域周围处局部粘附至硬掩模10，以形成结构16。根据一些实施例，结构16是由例如铂(Pt)、钴(Co)、二氧化硅(S12)形成的顶部硬掩模。
[0050]现在参照图6，根据一些实施例，提供了用于形成集成电路的工艺100。在框102中，提供衬底12。在框104中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框106中，将硬掩模10暴露于带电粒子以利用带电粒子的能量在硬掩模10中溅射间隙14。
[0051]现在参照图7，提供了用于形成集成电路的工艺200。在框202中，提供衬底12。在框204中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框206中，使前体气体146在硬掩模10上方流动。在框208中，将硬掩模10暴露于带电粒子以利用前体气体146在硬掩模10中蚀刻间隙14。
[0052]现在参照图8，提供了用于形成集成电路的工艺300。在框302中，提供衬底12。在框304中，通过原子层沉积和分子层沉积的一种在衬底12上形成硬掩模10。在框306中，使前体气体156在硬掩模10上方流动。在框308中，将硬掩模10暴露于带电粒子以利用前体气体156在硬掩模10上沉积结构16。
[0053]由上可知，应该理解，纳米图案化方法利用:(1)带电粒子束引起的蚀刻；(2)带电粒子束研磨；或(3)带电粒子束引起的沉积连同原子层沉积(ALD)或分子层沉积(MLD)，以消除对光刻胶的需求。由于通过ALD或MLD形成的硬掩模10比光刻胶硬，硬掩模10将不会不期望地发生崩塌或变形。例如，当形成的若干间隙14彼此接近、间隙14的深度较大(例如，约1nm)、间隙14的宽度较小(例如，约Inm)、或者深宽比(即，间隙14的深度与宽度的比率)较高(例如，10比I)时，硬掩模10将不会不期望地发生崩塌或变形。此外，该方法可以用于避免光刻胶内的前向散射和后向散射的影响。而且，本文中公开的方法不再需要使光刻胶显影。由此，对于具有高深宽比的图案，光刻胶崩塌不再是一个问题。
[0054]本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括:提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。
[0055]本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括:提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，以及将一种或多种带电粒子束导向硬掩模以图案化硬掩模。
[0056]本发明根据一些实施例提供了用于制造集成电路的工艺。该工艺包括:提供衬底，通过原子层沉积和分子层沉积的一种在衬底上形成硬掩模，使前体气体在硬掩模的整个表面上方流动，以及将硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，带电粒子图案化硬掩模。
[0057]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种制造集成电路的工艺，包括: 提供衬底； 通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模；以及将所述硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在所述硬掩模中图案化间隙。
2.根据权利要求1所述的工艺，其中，通过溅射来图案化所述硬掩模中的所述间隙，所述溅射利用所述带电粒子的能量。
3.根据权利要求1所述的工艺，还包括:将所述硬掩模暴露于前体气体，所述前体气体和所述带电粒子在所述硬掩模中蚀刻所述间隙。
4.根据权利要求3所述的工艺，其中，所述前体气体是XeF2、SF6、氯化亚硝酰(NOCl)、氯气(Cl2)、三氟化氯(ClF3)、氧气(O2)、水(H2O)、空气和它们的组合中的一种。
5.根据权利要求1所述的工艺，其中，所述带电粒子是氦、氖、氩、硅、铍、金和镓中的一种。
6.根据权利要求1所述的工艺，其中，所述硬掩模的厚度小于约5纳米。
7.根据权利要求1所述的工艺，其中，所述一种或多种带电粒子束的束径小于约I纳米。
8.一种制造集成电路的工艺，包括: 提供衬底； 通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模；以及 将一种或多种带电粒子束引向所述硬掩模以图案化所述硬掩模。
9.根据权利要求8所述的工艺，其中，通过溅射来图案化所述硬掩模，所述溅射利用所述带电粒子束中的图案化粒子的能量。
10.一种制造集成电路的工艺，包括: 提供衬底； 通过原子层沉积和分子层沉积的一种在所述衬底上形成硬掩模； 使前体气体在所述硬掩模的整个表面上方流动；以及 将所述硬掩模的一部分暴露于载有带电粒子的一种或多种带电粒子束，所述带电粒子图案化所述硬掩模。
【专利摘要】本发明提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种沉积在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。可选地，该工艺包括将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模上图案化结构。
【IPC分类】H01L21-3065
【公开号】CN104821274
【申请号】CN201510047961
【发明人】蔡坤谕, 陈敏璋, 潘正圣
【申请人】台湾积体电路制造股份有限公司, 陈敏璋, 蔡坤谕
【公开日】2015年8月5日
【申请日】2015年1月29日