晶体管的形成方法
【技术领域】
[0001]本发明涉及本发明涉及半导体领域，具体涉及一种晶体管的形成方法。
【背景技术】
[0002]在晶体管的高K介质/后金属栅工程中，在完成高温退火进行离子激活之后，需要把伪栅如多晶硅栅去除，随后再填充金属栅极，以形成高K介质/后金属栅结构。
[0003]参考图1和图2，示出了现有技术一种晶体管的形成方法。如图1所示，在衬底01中形成伪栅结构，伪栅结构包括栅极介质层03、盖帽层06和伪栅02。在伪栅结构之间露出的衬底01上形成层间介质层05。
[0004]根据现有后栅工艺，在形成上述伪栅结构之后，需要去除其中的伪栅02。伪栅02通常采用多晶硅形成，现有技术一般采用等离子体刻蚀去除伪栅02，在去除伪栅02的过程中，当伪栅02被去除干净的同时，层间介质层05也容易受等离子刻蚀影响而损伤，因此，亟待一种去除伪栅02的方法，在将伪栅02的底部被去除干净的同时，能使所述层间介质层保持较好的质量。
【发明内容】
[0005]本发明解决的问题是提供一种晶体管的形成方法，在将伪栅去除干净的同时，减少对层间介质层受刻蚀而损伤的问题。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:
[0007]提供衬底；
[0008]在所述衬底表面形成多个包括伪栅的伪栅结构；
[0009]在多个伪栅结构露出的衬底上形成与伪栅结构齐平的层间介质层；
[0010]在所述层间介质层上覆盖硬掩模层；
[0011]在硬掩模层上形成光刻掩模层，并将光刻掩模层的图形转移到所述硬掩模层中，以在所述硬掩模层中形成露出伪栅的开口 ；
[0012]去除所述光刻掩模层；
[0013]以所述硬掩模层为掩模，采用脉冲等离子体刻蚀去除所述伪栅；
[0014]在去除伪栅所形成的开口中形成金属栅极。
[0015]可选的，所述光刻掩模层包括自下而上的底部抗反射层和光刻胶层。
[0016]可选的，在形成伪栅结构的步骤中，所述伪栅的材料为多晶硅、氮化硅或无定形碳。
[0017]可选的，在形成伪栅结构的步骤中，在形成伪栅之前，先在衬底表面形成栅极介质层，所述栅极介质层包括自下而上的高K材料层和氮化钛盖帽层。
[0018]可选的，在形成层间介质层的步骤中，所述层间介质层的材料为氧化硅。
[0019]可选的，在将光刻掩模层的图形转移到所述硬掩模层中的步骤中，采用偏置功率脉冲等离子体刻蚀对所述底部抗反射层进行刻蚀，以将光刻胶层上的图形转移到所述底部抗反射层中。
[0020]可选的，在采用偏置功率脉冲等离子体刻蚀对所述底部抗反射层进行刻蚀的步骤中，刻蚀机以脉冲方式输出偏置功率，以连续方式输出源功率。
[0021]可选的，在采用偏置功率脉冲等离子体刻蚀对所述底部抗反射层进行刻蚀的步骤中，刻蚀气体包括氯气、氧气和二氟甲烷。
[0022]可选的，去除所述光刻掩模层的步骤包括:采用原位灰化工艺去除所述光刻掩模层。
[0023]可选的，在进行原位灰化工艺的过程中，通入的反应气体为氮气与氢气的混合气体。
[0024]可选的，采用脉冲等离子体刻蚀去除所述伪栅的步骤包括:采用偏置功率脉冲等离子体刻蚀的第一刻蚀以及采用同步功率脉冲等离子体刻蚀的第二刻蚀。
[0025]可选的，采用脉冲等离子体刻蚀去除所述伪栅的步骤中，第一刻蚀的刻蚀气体包括溴化氢、氧气和IS气的混合气体。
[0026]可选的，采用脉冲等离子体刻蚀去除所述伪栅的步骤中，对所述伪栅进行第一刻蚀的刻蚀量占对所述伪栅进行脉冲等离子体刻蚀的总刻蚀量的30%到70%。
[0027]可选的，采用同步功率脉冲等离子体刻蚀的第二刻蚀的步骤中，刻蚀机采用脉冲方式输出源功率和偏置功率。
[0028]可选的，在采用同步功率脉冲等离子体刻蚀对所述伪栅进行第二刻蚀的步骤中，所述第二刻蚀的刻蚀气体包括溴化氢、氧气和氦气的混合气体。
[0029]可选的，形成金属栅极之前，所述方法还包括:对栅极介质层表面进行干法清洗，用于干法清洗的气体包括四氟化碳、三氟化氮以及六氟化硫中的一种或多种。
[0030]与现有技术相比，本发明的技术方案具有以下优点:
[0031]在刻蚀之前，去除硬掩模层上方的光刻掩模层，使得伪栅结构上方只存在硬掩模层，这样在对伪栅结构中的伪栅进行干法刻蚀的过程中，伪栅表面的污染物较少，采用较低刻蚀强度的脉冲等离子体刻蚀即可将伪栅去除干净，避免了较高的刻蚀强度对层间介质层的损伤。
[0032]采用脉冲等离子体刻蚀对所述伪栅进行干法刻蚀，在脉冲等离子刻蚀的过程中，所述刻蚀机以脉冲方式输出源功率和/或偏置功率，源功率和/或偏置功率的输出时间和空置时间交替进行，在源功率或偏置功率的空置间隙时间里，可以将输出的时间中刻蚀产生的聚合物及时排出，因此刻蚀过程不容易受到聚合物的阻碍而产生残留物。
[0033]进一步，所述干法刻蚀过程包括采用偏置功率脉冲等离子体刻蚀的第一刻蚀以及采用同步功率脉冲等离子体刻蚀的第二刻蚀，其中第二刻蚀的刻蚀强度小于第一刻蚀的刻蚀强度，当第一刻蚀去掉伪栅的30%到70%时，进行刻蚀强度更小的第二刻蚀，避免等离子刻蚀中能量较高的离子穿过伪栅进入栅极介质层中而影响栅极介质层的性能。
【附图说明】
[0034]图1和图2是现有技术一种晶体管的形成方法的示意图；
[0035]图3是本发明晶体管的形成方法一实施例的流程图；
[0036]图4至图9为图3所示实施例中的各个步骤形成的晶体管的侧视图。
【具体实施方式】
[0037]现有的后栅工艺中，需要先形成具有伪栅的伪栅结构，然后通过刻蚀去除伪栅结构中的伪栅，在去除伪栅形成的开口中填充金属栅极，但是当伪栅被去除干净的同时，层间介质层也会受刻蚀影响而损伤，造成层间介质层表面不平整的现象，进而影响晶体管的性倉泛。
[0038]经过对层间介质层表面不平整的现象的原因进行分析，发现在去除伪栅结构中的伪栅时，由于在与所述伪栅结构相邻的其他伪栅结构表面还保留有如光刻胶、底部抗反射层等容易受刻蚀影响的光刻掩模层，例如在去除CMOS晶体管中PMOS伪栅结构的过程中，NMOS伪栅结构上方还保留有光刻胶、底部抗反射层，这样刻蚀PMOS伪栅结构中的伪栅过程中，光刻胶、底部抗反射层受刻蚀过程的影响会沉积在PMOS的伪栅表面，形成污染物。所述污染物阻碍刻蚀步骤的进行，所以为将伪栅去除干净，需要提高刻蚀强度，而高刻蚀强度容易损伤层间介质层，造成层间介质层表面不平整的现象。
[0039]为了解决上述技术问题，本发明提供一种晶体管形成方法，在刻蚀之前，去除硬掩模层上方的光刻掩模层，使得伪栅结构上方只存在硬掩模层，这样在对伪栅结构中的伪栅进行干法刻蚀的过程中，伪栅表面的污染物较少，采用较低的刻蚀强度的脉冲等离子体刻蚀对即可将伪栅去除干净，避免了较高的刻蚀强度对层间介质层的损伤。
[0040]参考图3，示出了本发明晶体管的形成方法的流程图，本发明晶体管的形成方法包括以下大致步骤:
[0041]步骤SI,提供衬底；
[0042]步骤S2，在所述衬底表面形成多个包括伪栅的伪栅结构；
[0043]步骤S3，在多个伪栅结构露出的衬底上形成与伪栅结构齐平的层间介质层；
[0044]步骤S4，在所述层间介质层上覆盖硬掩模层；
[0045]步骤S5，在硬掩模层上形成光刻掩模层，并将光刻掩模层的图形转移到所述硬掩模层中，以在所述硬掩模层中形成露出伪栅的开口 ；
[0046]步骤S6，去除所述光刻掩模层；
[0047]步骤S7，以所述硬掩模层为掩模，采用脉冲等离子体刻蚀去除所述伪栅；
[0048]步骤S8，在去除伪栅所形成的开口中形成金属栅极。
[0049]通过本发明晶体管形成方法中在去除伪栅的步骤中，在刻蚀之前，去除硬掩模层上方的光刻掩模层，使得伪栅结构上方只存在硬掩模层，这样在对伪栅结构中的伪栅进行干法刻蚀的过程中，伪栅表面的污染物较少，采用较低刻蚀强度的脉冲等离子体刻蚀即可将伪栅去除干净；此外采用脉冲等离子体刻蚀对所述伪栅进行干法刻蚀，刻蚀过程不容易受到聚合物的阻碍而产生残留物，可以改善层间介质层的受高刻蚀强度刻蚀影响而损伤的问题。
[0050]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0051]需要说明的是，在本实施例中，本发明晶体管形成方法所形成的晶体管为PMOS晶体管，按照CMOS工艺，在形成PMOS晶体管的过程中，在PMOS晶体管相邻的衬底上还形成NMOS晶体管。
[0052]参考图4，执行步骤SI，提供衬底100。在本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以为锗硅衬底或绝缘体上硅衬底等其它半导体衬底，对此本发明不做任何