半导体器件及其制作方法
【技术领域】
[0001]本申请涉及半导体制造技术领域，具体而言，涉及一种半导体器件及其制作方法。
【背景技术】
[0002]随着半导体工业的发展，半导体器件的特征横向尺寸和深度逐渐减小，而器件尺寸的变化会导致器件性能发生变化，进而会影响到小尺寸器件的设计和使用。
[0003]在使用浅沟槽隔离(STI)工艺的平台中，有源区通过浅沟槽隔离结构与场区隔离，且在有源区设置源极区和漏极区。在半导体器件的俯视图的二维平面上，从源极区到漏极区间的电流方向为沟道的长度方向，和该长度方向垂直的方向为沟道的宽度方向，沟道在宽度方向的两端与浅沟槽隔离结构相邻接，使得沟道中的杂质离子容易向浅沟槽隔离结构中扩散。以NMOS管来说，沟道中的杂质类型为P型，在退火等热处理过程中，杂质向沟道宽度方向两端的浅沟槽隔离结构中扩散。在大尺寸器件中，由于沟道的宽度较大，这种杂质的扩散一般不会对器件的性能产生明显影响，而随着器件尺寸的减小，沟道的宽度也变小，扩散到浅沟槽隔离结构中的杂质使得NMOS管的阈值电压出现滚降(vt roll-off)。
[0004]目前，一般是通过改善STI工艺来解决上述问题，比如在浅沟槽的侧壁上设置STI衬垫层，然后再向浅沟槽中填充介电物质，介电物质抛光后形成浅沟槽隔离结构，该衬垫层可在一定程度上防止P型杂质向浅沟槽隔离结构中扩散，但是这种工艺的改善效果并不理本巨
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【发明内容】
[0005]本申请旨在提供一种半导体器件的制作方法，以解决现有技术中由于沟道区变窄导致阈值电压滚降的问题。
[0006]为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，上述制作方法包括:提供半导体衬底；在半导体衬底上制作浅沟槽隔离结构和栅极结构；在栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1:1;制作栅极结构的侧墙；在侧墙两侧的半导体衬底上进行源/漏极注入。
[0007]进一步地，上述重原子量杂质与轻原子量杂质的剂量比小于或等于5:1，优选2:1 ?3.5:1 ο
[0008]进一步地，上述半导体器件为NMOS晶体管，轻原子量杂质为硼，重原子杂质为铟或铺。
[0009]进一步地，上述轻原子量杂质注入的能量为5?lOKev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底的夹角为15?35度；重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底的夹角为15?35度。
[0010]进一步地,上述半导体器件为PMOS晶体管,轻原子量杂质为磷，重原子杂质为砷。
[0011]进一步地，上述轻原子量杂质注入的能量为15?35Kev，剂量为5E12?3E13个原子/cm3，注入方向与半导体衬底的夹角为15?35度；上述重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底的夹角为15?35度。
[0012]进一步地，上述两次口袋注入所注入的杂质的总原子数为1E13?8E13个原子/
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[0013]进一步地，上述制作方法在完成口袋注入之后还包括对半导体衬底进行退火的处理过程。
[0014]进一步地，上述退火的温度为850?1000°C，退火的时间为0.1?3S。
[0015]根据本申请的另一方面，提供了一种半导体器件，该半导体器件采用上述的制作方法制作而成。
[0016]应用本申请的技术方案，分两次进行口袋注入，其中，注入的轻原子量杂质扩散较快，在半导体衬底与浅槽隔离结构形成的硅/ 二氧化硅界面剂量损失严重；注入的重原子量杂质在半导体衬底上的扩散较慢，扩散到在半导体衬底与浅沟槽隔离所形成的硅/ 二氧化硅界面的杂质较少，大部分重原子会保留在半导体衬底中，杂质总剂量损失较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压，本申请的轻原子注入的剂量与重原子注入剂量在合理范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化可满足不同阈值电压的要求。
【附图说明】
[0017]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0018]图1示出了本申请一种优选实施方式中半导体器件的制作方法的流程示意图；
[0019]图2至图7示出了执行图1所示各步骤后的半导体器件的剖面结构示意图，其中，
[0020]图2示出了所提供的半导体衬底的剖面结构示意图；
[0021]图3示出了在图2所示的半导体衬底上形成浅沟槽隔离结构后的剖面结构示意图；
[0022]图4示出了在图3所示的半导体衬底上形成栅极结构后的剖面结构示意图；
[0023]图5示出了在图4所示的栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入后的剖面结构示意图；
[0024]图6示出了在图5所示剖面结构上形成栅极结构的侧墙后的剖面结构示意图；
[0025]图7示出了在图6所示的侧墙两侧的半导体衬底上进行源漏注入后的剖面结构示意图；以及
[0026]图8示出了本申请与现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的效果图。
【具体实施方式】
[0027]应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
[0028]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0029]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
[0030]正如【背景技术】所介绍的，随着器件尺寸的减小，沟道的宽度也变小，扩散到浅沟槽侧壁中的杂质使得MOS管的阈值电压出现滚降，为了解决如上问题，本申请提出了一种半导体器件的制作方法，图1示出了该制作方法的流程示意图。所提供的半导体器件的制作方法包括:提供半导体衬底100 ;在半导体衬底100上制作浅沟槽隔离结构101和栅极结构102 ;在栅极结构102两侧的半导体衬底100上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1:1 ;制作栅极结构102的侧墙105 ;在侧墙105两侧的半导体衬底100上进行源/漏极注入。
[0031]本申请提供的制作方法,分两次进行口袋注入(pocket implant),其中,注入的轻原子量杂质扩散较快，在半导体衬底100与浅槽隔离结构形成的硅/ 二氧化硅界面剂量损失严重；而注入的重原子量杂质在半导体衬底100上的扩散较慢，扩散到半导体衬底100与浅沟槽隔离所形成的硅/ 二氧化硅界面的杂质较少，大部分重原子会保留在半导体衬底100中，因此，杂质总剂量损失较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压；虽然轻原子量杂质的剂量损失严重，但是单独的重原子量杂质注入不能满足阈值电压调整的需求，因此本申请的轻原子注入的剂量与重原子注入剂量在上述范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化可满足不同阈值电压的要求。
[0032]现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0033]首先，提供如图2所示的半导体衬底100，该半导体衬底100材料选自掺杂或无掺杂的晶体娃。
[0034]然后，在图2所示的半导体衬底100上制作浅沟槽隔离结构101，形成具有图3所示剖面结构的半导体器件。浅沟槽隔离结构101的制作过程采用本领域的常规制作过程即可，比如:首先在图2所示的半导体衬底100上依次沉积形成隔离氧化层和氮化硅层，然后依次对氮化硅层、隔离氧化层和半导体衬底100进行刻蚀形成浅沟槽，向浅沟槽中填充二氧化硅介质，对所填充的二氧化硅介质进行平坦化并去除氮化硅层和隔离氧化层，形成浅沟槽隔离结构101。其中，优选在填充二氧化硅之前在浅沟槽的侧壁上形成衬垫介质层，t匕如氮化娃材质的衬垫介质层或者氮氧化娃材质的衬垫介质层。同时，优选采用HARP工艺填充二氧化硅介质。
[0035]完成浅沟槽隔离结构101的制作之后，在图3所示的半导体衬底100上制作栅极结构102，形成具有图4所示剖面结构的半导体器件。其中，