栅极结构102的制作过程采用本领域的常规制作过程，比如:在图3所示的半导体衬底100上生长栅氧化层121，然后在栅氧化层121上沉积形成多晶硅层122 ;依次对多晶硅层122和栅氧化层121进行刻蚀，形成如图4所示的栅极结构102。当然，本领域技术人员应该知晓的是，在形成浅沟槽隔离结构101之前或形成栅极结构102之前，本申请的制作方法还包括阱注入和阱退火工艺。
[0036]完成上述栅极结构102的制作之后，对图4所示的栅极结构102两侧的半导体衬底100进行LDD注入和pocket(口袋)注入，以形成图5所示的超浅结103和口袋结构104。其中，LDD注入可以在pocket注入完成之后进行，也可以在pocket注入完成之前进行。且pocket注入可以分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1: 1，优选地，重原子量杂质与轻原子量杂质的剂量比为1:1?5:1。两次口袋注入没有固定的先后顺序，优选先进行轻原子量杂质注入，后进行重原子量杂质注入。重原子量杂质会形成非晶化层，重原子剂量改变会改变非晶化层的厚度，进而会改变随后轻原子由于沟道效应(Channel ing)造成的杂质分布，因此先注入轻原子可以避免这种随重原子剂量改变而导致的轻原子分布不可控性。
[0037]上述过程中，所形成的超浅结103有利于减小由于沟道变短导致的源漏极间的沟道漏电效应。经过实验验证，当两次口袋注入的重原子量杂质与轻原子量杂质的剂量比小于或等于1:1时，对改善MOS管阈值电压滚降基本不起作用，这可能是由于重原子量杂质的用量过少，难以弥补由于扩散造成的半导体衬底100与浅沟槽隔离结构101之前的杂质扩散形成的缺陷；而当重原子量杂质与轻原子量杂质的剂量比大于1:1时，存在足量的重原子量杂质，能够有效地改善由于沟道变窄导致MOS管阈值电压滚降的问题。
[0038]本申请为了实现在有效改善MOS管阈值电压滚降的问题基础上不影响半导体器件的其他结构特征和性能的效果，优选上述重原子量杂质与轻原子量杂质的剂量比小于或等于5:1，优选2:1?3.5:1。
[0039]在实际应用中，优选两次口袋注入所注入的杂质的总原子数为1E13?8E13个原子 / cm3。
[0040]在本申请一种优选实施例中，上述半导体器件为NMOS晶体管，轻原子量杂质为硼，重原子杂质为铟或锑。在进行上述杂质注入时，轻原子量杂质注入的能量为5?lOKev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底100的夹角为15?35度；重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底100的夹角为15?35度。通过两种不同原子量的杂质组合可以有效地控制MOS管随沟道宽度的VT变化趋势达到不同客户的需求。
[0041]在本申请另一种优选的实施例中，上述半导体器件为PMOS晶体管，轻原子量杂质为磷，重原子杂质为砷。在进行上述杂质注入时，轻原子量杂质注入的能量为15?35Kev，剂量为5E12?3E13个原子/cm3，注入方向与半导体衬底100的夹角为15?35度；重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与半导体衬底100的夹角为15?35度。同样，通过两种不同原子量的杂质组合可以有效地控制MOS管随沟道宽度的VT变化趋势达到不同客户的需求。
[0042]在完成LDD注入和pocket注入之后，所注入的杂质离子可能会对半导体衬底100的晶格造成损伤，因此优选上述制作方法在完成口袋注入之后还包括对半导体衬底100进行退火的处理过程。以退火处理的方式对晶格损伤进行修复。根据杂质离子注入剂量的多少，优选上述退火的温度为850?1000°C，退火的时间为0.1?3S。
[0043]在完成对阈值电压的调整之后，在图5所示的半导体衬底100上制作栅极结构102的侧墙105，形成具有图6所示剖面结构的半导体器件。其中，侧墙105的形成方法优选包括:在图5所示的半导体衬底100上沉积侧墙材料，然后对侧墙材料进行干法反刻蚀即可去除大部分侧墙材料，在栅极结构102的侧面上留下了一层侧墙材料形成上述侧墙105。上述侧墙材料可以为氧化硅、氮化硅中的一种或它们的组合。
[0044]在完成侧墙105的制作之后，以侧墙105为掩I旲，对图6所不的侧墙105两侧的半导体衬底100进行源/漏极注入，形成如图7所示的源/漏极106。本申请在完成源漏注入之后，还可以对半导体衬底100进行退火处理，以使所注入的离子扩散均匀。
[0045]本申请还提供了一种利用上述制作方法制作而成的半导体器件，该半导体器件的浅沟槽隔离结构101中由沟槽扩散的杂质较少，使得对应的MOS晶体管的阈值电压较高。
[0046]图8是本申请与现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的效果图。其中，
[0047]▲表示设定的NMOS晶体管阈值电压对沟道宽度变化的曲线；□表示采用本申请的制作方法形成的NMOS晶体管阈值电压对沟道宽度变化的曲线，且硼轻原子量杂质与铟重原子杂质的剂量比为1:2 ;Λ表示采用本申请的制作流程形成的NMOS晶体管阈值电压对沟道宽度变化的曲线，且硼轻原子量杂质与铟重原子杂质的剂量比为1:3.5 ;〇表示采用现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的曲线，其硼轻原子量杂质与铟重原子杂质的剂量比为1:1。由图8中的曲线可以看出，采用本申请的制作方法得到的晶体管的阈值电压随沟道宽度的变化不会出现明显的变化，更没有出现滚降。
[0048]从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果:
[0049]I)、分两次进行口袋注入，注入的重原子量杂质在半导体衬底上的扩散较慢，在半导体衬底与浅沟槽隔离结构所形成的硅/ 二氧化硅的界面损失较少，因此能够有效地提升MOS管的阈值电压。
[0050]2)、本申请的轻原子注入的剂量与重原子注入剂量在上述范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化满足不同阈值电压的要求。
[0051]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种半导体器件的制作方法，其特征在于，所述制作方法包括: 提供半导体衬底； 在所述半导体衬底上制作浅沟槽隔离结构和栅极结构； 在所述栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，所述口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，所述重原子量杂质与所述轻原子量杂质的剂量比大于1:1; 制作所述栅极结构的侧墙； 在所述侧墙两侧的所述半导体衬底上进行源/漏极注入。
2.根据权利要求1所述的制作方法，其特征在于，所述重原子量杂质与所述轻原子量杂质的剂量比小于或等于5:1，优选2:1?3.5:1。
3.根据权利要求2所述的制作方法，其特征在于，所述半导体器件为NMOS晶体管，所述轻原子量杂质为硼，所述重原子杂质为铟或锑。
4.根据权利要求3所述的制作方法，其特征在于， 所述轻原子量杂质注入的能量为5?lOKev，剂量为5E12?4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15?35度； 所述重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15?35度。
5.根据权利要求2所述的制作方法，其特征在于，所述半导体器件为PMOS晶体管，所述轻原子量杂质为磷，所述重原子杂质为砷。
6.根据权利要求5所述的制作方法，其特征在于， 所述轻原子量杂质注入的能量为15?35Kev，剂量为5E12?3E13个原子/cm3，注入方向与所述半导体衬底的夹角为15?35度； 所述重原子量杂质注入的能量为30?60Kev，剂量为5E12?4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15?35度。
7.根据权利要求2所述的制作方法，其特征在于，所述两次口袋注入所注入的杂质的总原子数为1E13?8E13个原子/cm3。
8.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述制作方法在完成所述口袋注入之后还包括对所述半导体衬底进行退火的处理过程。
9.根据权利要求8所述的制作方法，其特征在于，所述退火的温度为850?1000°C，所述退火的时间为0.1?3S。
10.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至9中任一项所述的制作方法制作而成。
【专利摘要】本申请提供了一种半导体器件及其制作方法。该制作方法包括：提供半导体衬底；在半导体衬底上制作浅沟槽隔离结构和栅极结构；在栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1：1；制作栅极结构的侧墙；在侧墙两侧的半导体衬底上进行源/漏极注入。注入的重原子量杂质在半导体衬底上的扩散较慢，扩散到半导体衬底与浅沟槽隔离所形成的硅/二氧化硅界面的杂质较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压；通过两者剂量比的变化满足不同阈值电压的要求。
【IPC分类】H01L29-78, H01L21-762, H01L21-265, H01L21-336
【公开号】CN104752220
【申请号】CN201310753947
【发明人】杨勇胜, 陈乐乐
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月31日