专利名称：测量外延图形偏移量的电学测试结构及其方法
技术领域：
本发明涉及集成电路制造中的外延工艺，尤其涉及一种测量外延图形偏移量的电 学测试结构及其方法。
背景技术：
双极型半导体制造工艺中，在硅衬底表面生长一层单晶半导体薄膜的方法，称之 为外延。在初始的晶圆上进行外延生长有许多好处。其一，外延层不需要与下层晶圆具有相 同的掺杂类型。例如在双极工艺中，N型外延层可以生长在P型衬底上。其次，不像CZ硅， 外延硅不会被氧或碳元素所沾污。同时，在外延层中也允许形成埋层。N+埋层成为多数双极工艺中的关键步骤，因为 它使制作低集电极电阻的垂直NPN晶体管成为可能。砷和锑是形成N型埋层的首选杂质， 因为所述砷和锑的低扩散速率使得埋层在随后的高温处理中的横向扩散最小。锑比砷更常 使用，因为它在外延时表现出更小的横向自动掺杂。在所述外延层中形成的N+埋层需要经过退火以消除注入损伤，在退火过程中会 发生热氧化，氧化会导致在氧化层窗口边缘四周出现轻微的硅表面不连续。外延层将如实 地在晶圆的最终表面再现所述硅表面不连续。在显微镜下观察可以发现，外延层的表面形 成了一个模糊地轮廓，称为N型埋层阴影。在随后的光刻步骤中，例如深N+区的刻蚀，所述 深N+区将与所述硅表面不连续的位置对齐。这种经过外延以后产生的前层图形位移称为 版图移位，即图形经过外延生长后发生了一定的漂移。当外延后的光刻需要和外延前的光刻对准时，必须在曝光的时候对这个偏移量进 行补偿。补偿的量值一般通过外延厚度乘以一个补偿系数来获取。但是，所述补偿系数是 一个经验值，不能与实际偏移量完全符合，而使补偿不精确，不能有效地控制外延后图形对 外延前图形的套准误差。现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于 是有了本发明利用电学参数测量外延图形漂移量的方法。
发明内容
本发明是针对现有技术中，对外延图形偏移量的补偿不精确，不能有效地控制外 延后图形对外延前图形的套准误差等缺陷，提供一种测量外延图形偏移量的电学测试结 构。本发明的又一目的是针对现有技术中，对外延图形偏移量的补偿不精确，不能有 效地控制外延后图形对外延前图形的套准误差等缺陷，提供一种利用所述电学测试结构测 量外延图形偏移量的方法。为了解决上述问题，本发明提供一种测量外延图形偏移量的电学测试结构，所述 测量外延图形偏移量的电学测试结构包括埋层，形成在半导体衬底表面；外延层，形成在 具有所述埋层的半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及在所述相 邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线。插栓区 沿相同方向偏移，并具有不同预设偏移量的各电学测试结构形成一电学测试结构组。其中，所述预设偏移量的大小为0到1倍外延层厚度之间的任一数值。所述插栓区的步长依外延层的厚度和补偿量的精度确定。所述步长在0. 01微米到1微米之间。可选的，当所述外延层厚度为1微米时，步长为0. 1微米。可选的，所述电学测试结构组包括在相同方向偏移，且预设偏移量分别为0微米， 0. 1微米，0. 2微米，0. 3微米，0. 4微米，0. 5微米，0. 6微米，0. 7微米，0. 8微米，0. 9微米，1 微米的电学测试结构。可选的，所述电学测试结构具有3个相邻的插栓区。电学测试结构的方向为相对于埋层沿X正方向、X负方向、Y正方向，以及Y负方 向。为实现本发明的又一目的，本发明提供一种利用所述电学测试结构测量外延图形 偏移量的方法，所述外延图形偏移量的测试方法包括对电学测试结构组中的具有不同预设偏移量的电学测试结构分别进行电学测试， 测试电学测试结构的第一导电连线与第二导电连线之间的第一电阻，以及第二导电连线与 第三导电连线之间的第二电阻，如果所述第一电阻与所述第二电阻相等，则该电学测试结构所对应的预设偏移量 便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在与所述电学测试结构组插栓区 偏移方向相反的电学测试结构组中的电学测试结构分别进行所述电学测试，如果所述第一 电阻与所述第二电阻相等，则该电学测试结构所对应的预设偏移量便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在所述电学测试结构组以及与所 述电学测试结构组插栓区偏移方向相反的电学测试结构组中选取第一电阻与第二电阻差 值最小的电学测试结构所对应的预设偏移量作为实际偏移量。综上所述，本发明通过利用电学测试结构测量外延图形偏移量，不仅使得测量精 确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。
图1是本发明测量外延图形偏移量的电学测试结构沿X正方向具有第一预设偏移 量的结构示意图；图2是本发明测量外延图形偏移量的电学测试结构沿X正方向具有第二预设偏移 量的结构示意图；图3是本发明测量外延图形偏移量的电学测试结构沿X正方向具有第三预设偏移 量的结构示意图；图4是本发明测量外延图形偏移量的电学测试结构沿X负方向具有第四预设偏移 量的结构示意图；图5是本发明测量外延图形偏移量的电学测试结构沿X负方向具有第五预设偏移量的结构示意图；图6是本发明测量外延图形偏移量的电学测试结构沿Y正方向具有第六预设偏移 量的结构示意图；图7是本发明测量外延图形偏移量的电学测试结构沿Y正方向具有第七预设偏移 量的结构示意图；图8是本发明测量外延图形偏移量的电学测试结构沿Y正方向具有第八预设偏移 量的结构示意图；图9是本发明测量外延图形偏移量的电学测试结构沿Y负方向具有第九预设偏移 量的结构示意图；图10是本发明测量外延图形偏移量的电学测试结构沿Y负方向具有第十预设偏 移量的结构示意图。
具体实施例方式为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实 施例并配合附图予以详细说明。请参阅图1 图10，图1 图10所示为测量外延图形偏移量的电学测试结构1 的示意图。所述电学测试结构1包括在具有第一导电型离子的半导体衬底(未图示)表面 进行第二导电型离子扩散，以形成位于所述半导体衬底表面的具有第二导电型离子的埋层 10。在具有所述埋层10的半导体衬底表面外延形成具有第二导电型离子的外延层11。所 述埋层10位于半导体衬底与外延层11之间。在位于所述外延层11内，并位于埋层10表面沿相同偏移方向刻蚀并掺杂形成若 干插栓区12。所述插栓区12为第二导电型离子重掺杂形成。所述插栓区12等距并相对于 所述埋层10沿X正方向、X负方向、Y正方向，以及Y负方向具有不同的预设偏移量。其中，所述预设偏移量为0到1倍外延层11厚度之间的任一数值。所述插栓区12 的步长由外延层11的厚度和补偿偏移量的精度确定。所述步长在0.01微米到1微米之间。 例如一个外延层11厚度为1微米的工艺，将步长设为0. 1微米，则在X的正方向的测试机 构1包括0微米，0. 1微米，0. 2微米，0. 3微米，0. 4微米，0. 5微米，0. 6微米，0. 7微米，0. 8 微米，0. 9微米，1微米。在X的负方向，Y的正方向和负方向的测试机构1依此类推。在本实施例中，列举如下不同预设偏移量取值，但不作为对本发明的限制。具体而 言，即图1 图3所示为沿X正方向相对于埋层10分别具有第一预设偏移量121、第二预设 偏移量122、第三预设偏移量123的电学测试结构1的结构示意图。图4 图5所示为沿X 负方向相对于埋层10具有第四预设偏移量124、第五预设偏移量125的电学测试结构1的 结构示意图。图6 图8所示为沿Y正方向相对于埋层10分别具有第六预设偏移量126、 第七预设偏移量127、第八预设偏移量128的电学测试结构1的结构示意图。图9 图10 所示为沿Y负方向相对于埋层10具有第九预设偏移量129、第十预设偏移量120的电学测 试结构1的结构示意图。在所述插栓区12表面相应地形成接触孔13。所述接触孔13通过依次位于所述插 栓区12上的导电连线与外测试电路电连接。在本发明中，优选地，所述电学测试结构1包含3个相邻的插栓区12，且在所述相
5邻插栓区12的接触孔13处依次形成第一导电连线141、第二导电连线142，以及第三导电 连线143。插栓区12沿相同方向偏移，并具有不同预设偏移量的各电学测试结构1形成一电 学测试结构组。具体而言，即在X正方向，所述电学测试结构1相对于所述埋层10的预设 偏移量取不同值时，所述各电学测试结构1便构成一电学测试结构组。同样地，在X负方向、 Y正方向，以及Y负方向依此类推相应地形成不同的电学测试结构组。利用所述电学测试结构1测量外延图形偏移量的方法，包括对电学测试结构组 中的具有不同预设偏移量的电学测试结构1分别进行电学测试，测试电学测试结构1的第 一导电连线141与第二导电连线142之间的第一电阻，以及第二导电连线142与第三导电 连线143之间的第二电阻，如果所述第一电阻与所述第二电阻相等，则该电学测试结构1所对应的预设偏移 量便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在与所述电学测试结构组插栓区 12偏移方向相反的电学测试结构组中的电学测试结构1分别进行所述电学测试，如果所 述第一电阻与所述第二电阻相等，则该电学测试结构1所对应的预设偏移量便为实际偏移 量；如果所述第一电阻与所述第二电阻均不相等，则在所述电学测试结构组以及与所 述电学测试结构组插栓区12偏移方向相反的电学测试结构组中选取第一电阻与第二电阻 差值最小的电学测试结构1所对应的预设偏移量作为实际偏移量。具体而言，如果进行X正方和X负方向实际偏移量的测量，则在X正方向上形成的 电学测试结构组的具有不同预设偏移量的电学测试结构中任选其一，并对该电学测试结构 1进行电学测试。即，选取电学测试结构1依次位于所述相邻插栓区12上的接触孔13处 的第一导电连线141、第二导电连线142，以及第三导电连线143进行电阻测试。此时，不烦 定义第一导电连线141与第二导电连线142所构成的电学测试结构1之间的电阻为第一电 阻，第二导电连线142与第三导电连线143所构成的电学测试结构1的电阻为第二电阻。如果所述第一电阻与所述第二电阻相等，则该电学测试结构1所对应的预设偏 移量便为X正方向的实际偏移量。如果所述第一电阻与所述第二电阻不等，则在沿X负方 向偏移的电学测试结构组的具有不同预设偏移量的电学测试结构1中任选其一，并测试所 述电学测试结构1的第一导电连线141与第二导电连线142之间的第一电阻，以及第二导 电连线142与第三导电连线143之间的第二电阻，如果所述第一电阻与所述第二电阻相等， 则该电学测试结构1所对应的偏移便为实际偏移量；如果所述第一电阻与所述第二电阻均 不相等，则在所述沿X正方向偏移的电学测试结构组以及沿X负方向偏移的电学测试结构 组中选取第一电阻与第二电阻差值最小的电学测试结构1所对应的偏移量为实际偏移量。同样地，如果进行Y正方和Y负方向实际偏移量的测量，则在Y正方向上形成的电 学测试结构组的具有不同预设偏移量的电学测试结构中任选其一，并对该电学测试结构1 进行电学测试。即，选取电学测试结构1依次位于所述相邻插栓区12上的接触孔13处的第 一导电连线141、第二导电连线142，以及第三导电连线143进行串联电阻测试。此时，不烦 定义第一导电连线141与第二导电连线142所构成的电学测试结构1之间的电阻为第一电 阻，第二导电连线142与第三导电连线143所构成的电学测试结构1的电阻为第二电阻。
如果所述第一电阻与所述第二电阻相等，则该电学测试结构1所对应的预设偏移 量便为Y正方向的实际偏移量。如果所述第一电阻与所述第二电阻不等，则在沿Y负方向 偏移的电学测试结构组的具有不同预设偏移量的电学测试结构1中任选其一，并测试所述 电学测试结构1的第一导电连线141与第二导电连线142之间的第一电阻，以及第二导电 连线142与第三导电连线143之间的第二电阻，如果所述第一电阻与所述第二电阻相等，则 该电学测试结构1所对应的偏移便为实际偏移量；如果所述第一电阻与所述第二电阻均不 相等，则在所述沿Y正方向偏移的电学测试结构组以及沿Y负方向偏移的电学测试结构组 中选取第一电阻与第二电阻差值最小的电学测试结构1所对应的偏移量为实际偏移量。通过利用所述电学测试结构1对外延图形在X正方向、X负方向、Y正方向，以及Y 负方向的实际偏移量进行测量，便获得外延图形的实际偏移量。综上所述，本发明通过利用电学测试结构测量外延图形偏移量，不仅使得测量精 确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发 明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护 范围内时，认为本发明涵盖这些修改和变型。
权利要求
1.一种测量外延图形偏移量的电学测试结构，其特征在于，所述测量外延图形偏移量 的电学测试结构包括埋层，形成在半导体衬底表面；外延层，形成在具有所述埋层的半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的 预设偏移量；接触孔，形成在所述插栓区表面；以及，在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第 三导电连线；插栓区沿相同方向偏移，并具有不同预设偏移量的各电学测试结构形成一电学测试结 构组。
2.如权利要求1所述的测量外延图形偏移量的电学测试结构，其特征在于，所述预设 偏移量的大小为0到1倍外延层厚度之间的任一数值。
3.如权利要求1所述的测量外延图形偏移量的电学测试结构，其特征在于，所述插栓 区的步长依外延层的厚度和补偿量的精度确定。
4.如权利要求3所述的测量外延图形偏移量的电学测试结构，其特征在于，所述步长 在0.01微米到1微米之间。
5.如权利要求3所述的测量外延图形偏移量的电学测试结构，其特征在于，当所述外 延层厚度为1微米时，步长为0. 1微米。
6.如权利要求5所述的测量外延图形偏移量的电学测试结构，其特征在于，所述电学 测试结构组包括在相同方向偏移，且预设偏移量分别为O微米，0. 1微米，0. 2微米，0. 3微 米，0. 4微米，0. 5微米，0. 6微米，0. 7微米，0. 8微米，0. 9微米，1微米的电学测试结构。
7.如权利要求1所述的测量外延图形偏移量的电学测试结构，其特征在于，电学测试 结构的方向为相对于埋层沿X正方向、X负方向、Y正方向，以及Y负方向。
8.如权利要求1所述的测量外延图形偏移量的电学测试结构，其特征在于，所述电学 测试结构具有3个相邻的插栓区。
9.一种利用如权利要求1所述的电学测试结构测量外延图形偏移量的方法，其特征在 于，所述测量外延图形偏移量的方法包括对电学测试结构组中的具有不同预设偏移量的电学测试结构分别进行电学测试，测试 电学测试结构的第一导电连线与第二导电连线之间的第一电阻，以及第二导电连线与第三 导电连线之间的第二电阻，如果所述第一电阻与所述第二电阻相等，则该电学测试结构所对应的预设偏移量便为 实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则对与所述电学测试结构组插栓区偏移 方向相反的电学测试结构组中的电学测试结构分别进行所述电学测试，如果所述第一电阻 与所述第二电阻相等，则该电学测试结构所对应的预设偏移量便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在所述电学测试结构组以及与所述电 学测试结构组插栓区偏移方向相反的电学测试结构组中选取第一电阻与第二电阻差值最 小的电学测试结构所对应的预设偏移量作为实际偏移量。
全文摘要
一种测量外延图形偏移量的电学测试结构，包括埋层，形成在半导体衬底表面；外延层，形成在半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线。所述测量外延图形偏移量的方法包括对具有不同预设偏移量的电学测试结构分别进行电学测试。本发明通过利用电学测试结构测量外延图形偏移量，不仅使得测量精确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。
文档编号H01L21/66GK102097348SQ20101057579
公开日2011年6月15日 申请日期2010年12月6日 优先权日2010年12月6日
发明者顾学强 申请人:上海集成电路研发中心有限公司