具有SiGe沟道的双高k氧化物的制作方法

专利名称：具有SiGe沟道的双高k氧化物的制作方法
技术领域：
本发明总体上涉及半导体器件领域。一方面，本发明涉及用于半导体器件中的金属栅电极的制造。
背景技术：
随着半导体器件被缩放，不能再忽视之前仅引起长沟道器件中的二次效应的器件设计和制造方面。例如，在常规MOS晶体管中沟道长度和栅极氧化物厚度的缩放使多晶硅栅极耗尽、高栅极电阻、高栅极隧穿漏电流、和掺杂剂(即，硼)渗透到器件的沟道区等问题加剧。结果，CMOS技术逐渐利用与由一个或多个金属层和多晶硅的栅堆叠而形成的金属栅电极结合的高介电常数(高k)电介质来代替了二氧化硅栅电介质和多晶硅栅极导体。对于这些技术，金属栅极层不仅避免了栅极耗尽和硼渗透的影响，而且还提供了一种非常低的膜电阻。虽然与金属栅电极结合的高k电介质有利地展示出提高的晶体管性能，但是使用新的金属层技术会产生新的技术挑战。例如，当通过在PMOS沟道区中包括硅锗层来调节金属栅PMOS器件的阈值电压时，如果在硅锗层上方，使用热氧化或高温热氧化工艺来形成厚栅极氧化物时，则现有的双栅极氧化物(DGO)制造工艺不能被兼容。这是因为高温处理会使锗扩散到衬底或栅极氧化物区域中，这些区域中不应该包含任何锗，由此使硅锗沟道的剖面恶化。硅锗沟道层的热氧化还会造成高界面态密度，其通过产生严重的时变电介质击穿(TDDB)问题，会对核心和DGO器件性能造成不利影响。因此，要求改进的金属栅电极和用于提高的双栅极氧化物器件的集成度的制造方法，该方法并入一个或多个高k栅电介质材料以克服现有技术中的问题，诸如上面所列出的问题。此外，对于本领域的技术人员来说，参考附图和随后的详细描述，在阅读了本申请的剩余部分之后，常规工艺和技术的另外局限性和缺点将变得显而易见。


当结合下面的附图考虑下面的详细描述时，可以理解本发明，并获得其许多目的、 特征和优点，其中图1是包含半导体层的半导体晶片结构的部分截面图；图2示出了在图1之后的处理，其中，在半导体晶片结构的NMOS区上方形成掩模层，并且在半导体晶片结构的PMOS区上方选择性形成外延SiGe层；图3示出了在移除掩模层并且在半导体晶片结构上方沉积第一高k栅电介质层之后的，图2的后续处理；图4示出了在DGO器件区域中的第一高k栅电介质层上形成图案化的蚀刻掩模之后的，图3的后续处理；图5示出了在从核心器件区域移除第一高k栅电介质层的暴露部分之后的，图4 的后续处理；
图6示出了在剥离或移除图案化的蚀刻掩模之后的，图5的后续处理；图7示出了在半导体晶片结构上方沉积第二高k栅电介质层之后的，图6的后续处理；图8示出了在半导体晶片结构上方沉积第一金属基栅极层之后的，图7的后续处理；图9示出了在第一金属基层上方布置含硅栅极层之后的，图8的后续处理；和图10示出了在选择性蚀刻单一金属栅堆叠以形成栅电极以及至少部分完成NMOS 和PMOS核心和DGO器件之后的，图9的后续处理。
具体实施例方式描述了一种用于在单一衬底上集成双栅氧化物(DGO)晶体管器件和核心晶体管器件的方法和设备，其中，每个晶体管包括金属栅极和一个或多个高k栅电介质层。如公开的，在用于高压需求的器件区域(例如I/O区域)中形成较厚栅电介质，以包括第一相对低的高k层和第二相对高的高k金属氧化物层，并且在用于低压需求的器件区域(例如核心器件区域)中，较薄的第二栅电介质由第二相对高的高k金属氧化物层形成。可以形成衬底以包括在PMOS和NMOS器件区域的一个或两个中的沟道层，其中，沟道层由相比在下面的半导体衬底具有不同电特性的半导体材料形成(例如，NMOS器件区域中的SiC沟道层，或 PMOS器件区域中的SiGe沟道层)。当在SiGe沟道层上形成PMOS器件时，可以调节PMOS 金属-栅器件的阈值电压，而与NMOS器件无关。可以制造DGO晶体管器件以包括第一相对低的高k层(例如硅酸铪或HfSiOxNy)和第二相对高的高k金属氧化物层(例如氧化铪)， 同时可以利用第二相对高的高k金属氧化物层作为核心栅电介质层来制造核心晶体管器件。最后，在DGO和核心器件区域上方顺序地形成或沉积单一金属层和多晶硅层，然后选择性蚀刻以形成具有调节的阈值电压和提高的栅极氧化物完整性的PMOS和NMOS栅电极。现在将参考附图详细地描述本发明的各个示例性实施例。虽然在以下描述中提出了各细节，但将意识到，实施本发明可以在没有这些具体细节的情况下实施，并且可以对这里描述的发明进行众多实现的特定决定，以实现器件设计者的具体目的，诸如对工艺技术或相关设计约束的适应，这根据不同的实施方式而发生变化。虽然这样的研究努力可能是复杂且耗时的，但这不过是受益于本公开的本领域技术人员所采取的常规手段。例如，注意到，贯穿该整个详细的说明书，可以沉积某些层的材料和去除某些层的材料以形成所述的半导体结构。下面没有描述用于沉积或去除这些层的具体工序，然而对于本领域技术人员而言，用于沉积、去除或以其它方式形成适当厚度的这些层的常规技术应该是可以预期的。 这些细节是众所周知的，并且不认为是用于教导本领域技术人员如何制造或使用本发明所必需的。另外，参考半导体器件的简单截面图描述了所选择的方面，而不包括每个器件的特征或几何图形，以避免限制或模糊本发明。由本领域技术人员使用这些描述和表示法来描述并将它们工作的实质传达给本领域的其它技术人员。还注意到，贯穿该详细的说明书，为了简单和清楚起见示出了图中的某些要素，且没有将其按比例绘制。例如，可以夸大图中的一些元件相对其它要素的尺寸，以帮助提高本发明的实施例的理解。现在参考图1，示出了半导体晶片结构1的部分截面图。结构1包括形成在具有第一晶向的半导体衬底15上的或作为半导体衬底15的一部分的半导体层16。而且示出了将层16分成分离的区域的多个浅沟槽隔离17，该分离的区域诸如NMOS双栅氧化物(N-DGO) 区域110、NM0S核心(N-核心)区域111、PM0S双栅氧化物(P-DGO)区域112、和PMOS核心 (P-核心)区域113。尽管未示出，但用于NMOS器件区域110、111和PMOS器件区域112、 113的层16的材料可以不同。例如，N-DGO区域110和N-核心区域111可以注入硼，以形成P阱区域，且P-DGO区域112和PMOS核心区域113可以注入砷或磷，以形成N阱区域(未示出)。可以在N-DGO区域110和N-核心区域111中形成匪OS器件。可以在P-DGO区域 112和P-核心区域113中形成PMOS器件。将以较厚的栅氧化物形成双栅氧化物区域(110 和11 中的器件，并且将以较薄的栅氧化物形成核心区域(111和11 中的器件。取决于制造的晶体管器件的类型，半导体层15、16可以实现为体硅衬底、单晶硅 (掺杂的或未掺杂的)、绝缘体上半导体(SOI)衬底、或例如包括Si、SiC、SiGe, SiGeC, Ge, GaAs, InAs, InP的任意半导体材料以及其它III/V或II/VI化合物半导体或其任意组合， 且可选地可形成为体处理晶片。半导体层15、16的沟道晶向为<100>。本公开还将适于具有其它晶向，如<110>、<111>的晶向的器件，其可能被希望用于增强载流子迁移率。对于任意FET类型(NM0S或PM0S)，层16可由多个叠层材料构成。注意的是，尽管为了描述本发明这里示出了衬底的体类型，但本发明不限于任何的具体衬底类型。例如，用于本发明的起始衬底可以是在半导体顶层下方具有掩埋绝缘体层的绝缘体上半导体(SOI)类型，或双衬底取向衬底，诸如，对于体和SOI具有不同的取向的部分体和部分S0I。形成隔离区域或结构17，以使NMOS器件区域110、111与PMOS器件区域112、113 电隔离。隔离结构17在有源层16中限定了有源区或晶体管区域110-113的横向边界，并且可利用任意希望的技术来形成，例如，利用图案化的掩模或光致抗蚀剂层(未示出)在第二半导体层16中选择性蚀刻开口、沉积电介质层(例如，氧化物)以填充开口、以及然后抛光沉积的电介质层直至与剩下的第二半导体层16平坦来形成隔离结构17。剥去任何剩下的未蚀刻部分的图案化掩模或光致抗蚀剂层。如将意识到的，在其它实施例中可以以其它方式形成隔离区域或结构17。图2示出了在图1之后的半导体晶片结构2的处理，其中，图案化的掩模层20选择性地形成在半导体晶片结构的NMOS区域110、111上方，以及外延的SiGe层21选择性地形成在半导体晶片结构的PMOS区域112、113上方。例如，可以在半导体晶片结构上方沉积和/或生长一个或多个掩模层20(例如，氧化物层和/或氮化物层)，然后可以使用常规的图案化和蚀刻技术以在掩模层20中形成开口，其至少暴露PMOS器件区域112、113。使用选择性形成的掩模层20来限定和区分用于随后形成在晶片结构16上的NMOS和PMOS器件的有源区。在形成图案化的掩模层20之后，在将用于形成PMOS器件的半导体晶片结构的 PMOS区域112、113上方，选择性地形成薄的、压应力半导体层21。尽管图中示出了半导体层21形成在半导体层16的顶部上，但将意识到，半导体层21可以嵌入在半导体层16中。 在所选实施例中，薄的、压应力半导体层21被利用具有比在下面的第二半导体层16更大的原子到原子间隔的半导体材料来形成，如SiGe、SiGeC或按照其重量的组合和合成，其能够利用选择性外延生长法或之后伴随着再结晶化的其它沉积方法而形成。例如，如果在PMOS 区域112、113中在半导体层16上方形成PMOS器件，且用于层16的半导体材料为硅，则可以通过外延生长比临界弛豫厚度更薄的SiGe层来形成半导体层21，以形成压缩的SiGe层 21。在存在二氯甲硅烷、锗烷(GeH4)、HCl和氢气的情况下，该外延生长可以在400和900°C之间的腔室温度下通过化学气相沉积(CVD)的工艺来实现。只要SiGe层21的厚度小于临界弛豫厚度，SiGe层21就是有压应力的。如将意识到的，SiGe层的临界弛豫厚度将取决于层21中含有的锗的量和层厚度。在示例实施例中，由于层22和16之间的晶格失配，具有10%至50%锗(例如20%至35%的锗)的且生长到至少在30埃至150埃(例如，大约 100埃)范围内的预定厚度的外延生长的SiGe层21将具有双轴压应力。SiGe的压应力和低带隙能使区域112和113中的PMOS器件的阈值电压降低和迁移率增加。另外，SiGe可以掺杂硼，用于进一步减小PMOS阈值电压。尽管可以形成硅锗的沟道层21，但将意识到，可以使用具有与半导体衬底16不同电性质的其它半导体材料。例如，在一个实施例中，可以使用碳化硅，或者可以使用改变NMOS器件的沟道区的带隙的任意半导体材料。在其它实施例中，可以使用相对于薄栅器件的沟道区来改变厚栅器件的沟道区的带隙的任意半导体材料。尽管未示出，但将意识到，通过在下面的SiGe层22的上方外延生长或沉积硅层至大约 15埃的预定厚度，可以在外延半导体层21的上方形成半导体帽盖层，但可以使用其它的厚度和材料。图3示出了在移除掩模层20之后，并且在半导体晶片结构上方沉积第一高k栅电介质层22之后的，图2后续的半导体晶片结构3的处理。在选择的实施例中，通过利用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积 (ALD)或上述方法的任意组合，在DGO器件区和核心器件区域110-113的顶部上，沉积具有相对低介电常数值的高k栅电介质材料，来形成第一高k栅电介质层22。在选择的实施例中，第一高k栅电介质层22可以通过低温CVD或ALD工艺形成为在1至100埃(例如，10 至50埃，或更具体地，20至30埃)范围内的预定的最终厚度，但是也可以使用其它厚度。 对于栅电介质层22来说合适的高k栅电介质材料是具有7. 0以上介电常数值的绝缘体材料，其具有比第二高k栅电介质层24(后面描述的)的介电常数值低的介电常数值的绝缘体材料。对于沉积工艺合适的温度在大约200摄氏度至大约400摄氏度的范围内，并控制该温度以减小或消除锗的扩散。用作第一高k栅电介质层22的合适的高k栅电介质材料是铪基电介质，其不会不利地与在下面的硅锗层21相互作用，例如，硅酸铪(例如HfxSihOy) 或氮氧化铪(例如HfxSihOyNz)，但也可以使用其它的锆、铝、镧、锶、钽、钛的硅酸盐及其组合，其包括但不限于 HfSiOx、ZrSiOx、LaSiOx, YSiOx、ScSiOx、CeSiOx 和 HfLaSiOx。另外， 多金属氧化物(例如，钛酸锶钡，BST)还可以提供高k电介质性质。如将意识到的，在其它实施例中可以以其它方式形成第一高k栅电介质层22。图4示出了在DGO器件区域110、112中的第一高k栅电介质层22上形成图案化的蚀刻掩模23之后的，图3的后续半导体晶片结构4的处理。图案化的蚀刻掩模23可以通过涂覆光致抗蚀剂层来形成，其在第一高k栅电介质层22上被直接图案化，以掩模DGO 器件区域110、112，或者可以使用多层掩模技术在DGO器件区域110、112中的第一高k栅电介质层22的上方形成蚀刻掩模图案23。图5示出了在从核心器件区域111、113去除第一高k栅电介质层22的露出部分之后，图4后续的半导体晶片结构5的处理。具体地，利用适当位置的图案化的抗蚀剂或掩模层23，选择性蚀刻第一高k栅电介质层22的露出部分，并将其从核心器件区域111、113 去除，由此留下DGO器件区域110、112中的第一高k栅电介质层22的部分。掩模层23的图案转移和蚀刻可以使用一个或多个蚀刻步骤来去除层22的未被保护的部分，包括干蚀
8刻工艺，诸如，反应性离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻、其中采用化学蚀刻剂的湿法蚀刻或其任意组合。例如，可以利用反应性离子蚀刻工艺各向异性地蚀刻第一高 k栅电介质层22的暴露部分，在N-DGO区域110和P-DGO区域112中留下下栅氧化物区域 22。在其它实施例中，可以利用氢氟酸(HF)清洗，诸如，稀释的HF清洗工艺，从N-核心区域111和P-核心区域113去除第一高k栅电介质层22的暴露部分。在掩模蚀刻工艺之后，去除图案化的光致抗蚀剂层23。这被示出于图6中，其示出了在通过利用例如光阻去除(piranha)清洗或溶剂清洗工艺来剥去或去除图案化的蚀刻掩模23之后的，图5之后的半导体晶片结构6的处理。图7示出了在半导体晶片结构上方沉积第二高k栅电介质层M之后的，图6后续的半导体晶片结构7的处理。在形成第二高k栅电介质层M之前，可以应用预清洗工艺 (例如，不含HF的RCA标准清洗1或2溶液)来清洗相关区域的顶表面。如所示的，通过在DGO器件区域和核心器件区域110-113的顶部上沉积具有相对高介电常数值的高k栅电介质材料来形成第二高k栅电介质层24，以便电介质层M直接覆盖N-DGO区域110中的下栅氧化物区域22、N-核心区域111中的半导体层16的部分、P-DGO区域112中的下栅氧化物区域22和P-核心区域113中的SiGe层21。虽然在所选实施例中，利用CVD、PECVD, PVD、ALD或上述的任意组合沉积第二高k栅电介质层M至1-100埃(例如，10-50埃，或更具体地，15-20埃)范围内的预定的最后厚度，但是可以使用其它厚度。用于栅电介质层M 的合适的高k栅电介质材料是具有介电常数值k大于7. 0的绝缘体材料，其比第一高k栅电介质层22的介电常数值高。例如，可以使用不包括硅的金属氧化物化合物(例如HfO2), 但也可以使用锆、铝、镧、锶、钽、钛的其它氧化物、硅酸盐或铝酸盐及其组合，其包括但不限于 Τει205、ZrO2, TiO2, A1203、Y2O3> La2O3> HfSiNyOx, ZrSiNyOx, ZrHfOx, LaSiOx, YSiOx、ScSiOx, CeSi0x、HfLaSi0x、HfA10x、ZrAlOx和LaAlOx。另外，多金属氧化物(例如，钛酸锶钡，BST) 还可以提供高k电介质性质。如将意识到的，在其它实施例中可以以其它方式形成第二高 k栅电介质层24。接下来，如图8所示，其示出了图7后续的半导体晶片结构8的处理，在第二高k 栅电介质层M上沉积第一金属基栅极层25。在所选的实施例中，利用任意希望的沉积或溅射工艺，如CVD、PECVD、PVD、ALD、分子束沉积(MBD)或其任意组合，在第二高k栅电介质层对上沉积金属基层25。用作金属基层25的合适材料是如下的元素或合金(例如TaC或 W)，其可以在匪OS和PMOS区域110-113的上方沉积至20-150埃(例如，50-100埃)的预定厚度，但可以使用具有不同厚度的其它金属层材料。在所选的实施例中，金属基层25可以包括从由Ti、Ta、La、Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni、W和Re构成的组中选择的元素，以形成含有碳和/或氮的金属或金属基层(如TiN、TaC, HfC, TaSi、ZrC, Hf等)，或者甚至导电金属氧化物(如IrO2)。图9示出了在金属基层25上方沉积含硅的栅极层沈以形成金属栅堆叠之后的， 图8后续的半导体晶片结构9的处理。在所选的实施例中，含硅层沈是非晶或多晶帽盖层或非晶/多晶硅锗帽盖层，其利用CVD、PECVD、PVD、ALD、MBD或其任意组合而被形成到在 200-1000埃范围内(例如500-600埃)的预定厚度，但可以使用其它材料和厚度。含硅层 26也可以是掺杂的或未掺杂的非晶硅或硅锗层。随后可以在含硅层沈的上方形成厚度在大约10至200埃范围内的抗反射涂层(ARC)(未示出)，但可以使用其它厚度。在所选实施例中，通过沉积富硅氮化硅层、有机ARC、氮氧化硅、或对于特定的光刻工艺用作ARC作用的任意ARC材料来形成ARC层。如将意识到的，ARC层可以直接涂覆到含硅层沈上，或作为含硅层沈上的多层掩模的一部分。随着被沉积，非晶的含硅层沈覆盖NMOS和PMOS器件区域 110-113。图10示出了在形成PMOS和NMOS器件50_53之后的，图9之后的半导体晶片结构10的处理。作为初始步骤，利用任意希望的图案和蚀刻工艺，包括在ARC层上直接涂覆和图案化光致抗蚀剂，来选择性蚀刻金属栅堆叠以在核心和DGO器件区域110-113中形成 NMOS和PMOS栅电极，但也可以使用多层掩模技术。作为示例，可以在N-DGO区域110中形成N-DGO器件50，可以在N-核心区域111中形成N-核心器件51，可以在P-DGO区域112 中形成P-DGO器件52，以及可以在P-核心区域113中形成P-核心器件53。可以通过利用常规的半导体处理步骤来形成栅电极、间隔物、以及源/漏区来形成这些器件。因此，例如， N-DGO器件50可以包括如下的栅极结构，其包含下栅极氧化物区域58 (由第一相对较低的高k层22形成)、上栅极氧化物区域60 (由第二相对较高的高k层M形成)、金属栅电极区域62、和多晶硅栅电极区域64。N-DGO器件50可以进一步包括邻接栅极结构形成的间隔物66。N-DGO器件50可以进一步包括在栅极结构和/或间隔物66的周围的至少部分注入的源/漏区68和70。N-核心器件51可以包括如下的栅极结构，其包括栅极氧化物区域 72 (由第二相对较高的高1^层M形成)、金属栅电极区域74、和多晶硅栅电极区域76。N-核心器件52可以进一步包括邻接栅极结构形成的间隔物78、和在栅极结构和/或间隔物78 的周围的至少部分注入的源/漏区80和82。P-DGO器件52可以包括硅锗区域30。P-DGO 器件52可以进一步包括如下的栅极结构，其包括下栅极氧化物区域84 (由第一相对较低的高k层22形成)、上栅极氧化物区域86 (由第二相对较高的高k层M形成)、金属栅电极区域88、和多晶硅栅电极区域90。P-DGO器件52可以进一步包括邻接栅极结构形成的间隔物92、和在栅极结构和/或间隔物92的周围的至少部分注入的源/漏区94和96。P-核心器件53可以包括硅锗区域32。P-核心器件53可以进一步包括如下的栅极结构，其包括栅极氧化物区域98 (由第二相对较高的高k层M形成)、金属栅电极区域100、和多晶硅栅电极区域102。P-核心器件53可以进一步包括邻接栅极结构形成的间隔物104、和在栅极结构和/或间隔物104的周围的至少部分注入的源/漏区106和108。如这里描述的，由于第一高k栅电介质层22 (例如，HfSiOx)和第二高k栅电介质层24(例如，HfO2)之间的材料相似性，DGO NMOS和PMOS器件50、52中包含的下栅极氧化物区域58、84提高了与上栅极氧化物区域60、84的界面质量。另外，通过由具有相对低k 的第一高k栅电介质层22(例如，HfSiOx)形成下栅极氧化物区域58、84，最小化了满足希望的电氧化物厚度(Tox)所需的物理厚度增加，由此确保了较好的膜质量。最后，与用高温热氧化工艺形成栅电介质层相比，以相对低的温度沉积第一高k栅电介质层22来形成下栅极氧化物区域58、84减小了来自硅锗沟道层的锗扩散，所述锗扩散会导致高的界面态密度和TDDB问题。另外，用第二相对高的高1^层M形成栅极氧化物区域72、98提供了 N-核心器件51和P-核心器件53的改进的核心器件性能。如将意识到的，可以使用另外的或不同的处理步骤来完成使描述的器件结构 50-53到功能器件的制造。除了各个前端处理步骤(如牺牲氧化物形成、剥离、隔离区域形成、栅电极形成、延伸注入、晕状注入、间隔物形成、源/漏注入、退火、硅化物形成和抛光步
10骤)外，还可以进行另外的后端处理步骤，诸如形成接触插塞和多级互连，其被用于以希望的方式连接器件部件，从而实现所希望的功能。一旦完成了晶片制造工艺，就可以将晶片切单或切割成分离的集成电路管芯，以用于随后的电连接，如通过引线框架附接、引线键合和封装的电连接。因此，根据工艺和/或设计需求，完成器件部件的制造所使用的步骤的具体顺序可以改变。至此，应当意识到，这里提供了一种用于在单一衬底上集成DGO和核心晶体管的半导体制造工艺。在所公开的方法中，提供了一种晶片，该晶片包括具有PMOS和NMOS器件区域的作为绝缘体上半导体(SOI)衬底结构或体衬底结构的第一半导体层，其中PMOS和匪OS器件区域包括DGO匪OS器件区域、匪OS核心器件区域、DGO PMOS器件区域和PMOS 核心器件区域。在第一半导体层的至少一部分上，例如，通过外延生长预定厚度的硅锗，形成了压缩的硅锗层。在用于P-DGO的压缩的硅锗层和用于N-DGO的硅上，沉积的第一高k 电介质层选择性地由第一电介质材料(例如，硅酸盐或金属氮氧化物材料，如HfxSihOy或 HfxSihOyNz)形成，其具有大于7.0的第一介电常数值。第一高k电介质层的选择性形成可以包括在NMOS器件区域和PMOS器件区域(包括在PMOS器件区域中的压缩的硅锗层)上方覆盖沉积第一高k电介质层，之后通过形成图案化的蚀刻掩模以覆盖压缩的硅锗层，以及然后选择性蚀刻第一高k电介质层以暴露NMOS器件区域，同时在压缩的硅锗层上方留下第一高k电介质层。在所选的实施例中，使用低温沉积工艺沉积硅酸盐或金属氮氧化物材料，其中选择该温度以减小或消除来自压缩的硅锗层的锗扩散。随后，在PMOS和NMOS器件区域上方沉积第二高k电介质层，其中，第二高k电介质层由第二电介质材料形成，其具有比第一介电常数值高的介电常数值。例如，第二高k电介质层可以是沉积在PMOS器件区域中的第一高k电介质层上方和NMOS器件区域中的第一半导体层上方的HfO2层。该工艺进一步包括在第二高k电介质层上方沉积一个或多个栅电极层。以另一种形式，提供了一种器件的形成方法。在所公开的方法中，在半导体衬底的第一(DGO)区域中形成第一栅电介质器件，其中可以在第一沟道区上外延生长压缩的硅锗层或碳化硅层。在形成第一栅电介质器件中，形成的第一栅电介质是通过在半导体衬底的第一沟道区中的硅锗层上方沉积第一高k电介质层(例如HfxSihOy或HfxSihOyNz)和第二高k电介质层(例如，HfO2)形成的，其中，第一高k电介质层具有比第二高k电介质层的第二介电常数值小的第一介电常数值。在所选的实施例中，在沉积工艺中沉积作为硅酸盐或金属氮氧化物材料的第一高k电介质层，该沉积工艺在用于减小或消除来自压缩的硅锗层的锗扩散的所选的温度下进行。另外，在第二高k电介质层的上方沉积栅电极材料。该公开的方法还通过形成比第一栅电介质更薄、并且通过在半导体衬底的第二沟道区上方沉积第二高k电介质层(如HfO2)形成的第二栅电介质，在半导体衬底的第二(核心)区域中形成第二栅电介质器件。另外，在第二高k电介质层上方沉积栅电极材料。最后，该公开的方法还可以在半导体衬底的第三(DGO)区域中形成第三栅电介质器件，其包括通过在半导体衬底的第三沟道区上方顺序沉积第一和第二高k电介质层而形成的第三栅电介质。另外， 可以在半导体衬底的第四(核心)区域中形成第四栅电介质器件，其包括比第三栅电介质更薄、并且通过在半导体衬底的第四沟道区上方沉积第二高k电介质层而形成的第四栅电介质。以另一种形式，提供了一种在具有第一和第二器件区域(例如DGO和核心器件区域)的半导体衬底上形成半导体器件的方法。如所公开的，可以在半导体衬底的一个或多个PMOS沟道区上(例如，在第一和/或第二器件区域中)外延生长压缩的硅锗层。随后，例如，通过利用沉积工艺在硅锗层上沉积HfxSihOy或HfxSihOyNz层，在第一器件区域上方形成具有第一介电常数值为7.0或以上的第一高k电介质层，该沉积工艺在用于减小或消除来自压缩的硅锗层的锗扩散的所选的温度下进行。为了在第一区域中形成第一高k电介质层，可以在第一和第二器件区域上方沉积作为硅酸盐或金属氮氧化物的层的第一高k电介质层，然后从第二器件区域选择性蚀刻以暴露出第二器件区域中的半导体衬底。另外，在第一器件区域中的第一高k电介质层上方和第二器件区域中的半导体衬底上方形成第二高k 电介质层(例如，HfO2),其中第二高k电介质层具有比第一介电常数值更高的介电常数值。 然后一个或多个栅电极层形成在第二高k电介质层上方，并被选择性蚀刻以在第一和第二器件区域上方形成一个或多个栅电极结构。通过在第一器件区域上方形成具有相对低的介电常数值的第一高k电介质层，与形成具有高介电常数值的材料的第一高k电介质层相比， 减小了满足预定的电氧化物厚度(Tox)要求所需的第一器件区域中的第一高k电介质层的厚度尺寸。虽然这里公开的所描述的示范性实施例涉及多种半导体器件结构及其制造方法， 但本发明不必限制于示出了可应用于多种半导体工艺和/或器件的本发明的发明方面的这些示例实施例。例如，虽然上面针对具有硅锗区域的PMOS器件描述了工艺流程，但对于具有碳化硅的NMOS器件可以使用类似的工艺流程。在NMOS器件工艺流程中，半导体层 21可以形成为碳化硅层，以改变NMOS沟道区的带隙，在该种情况下，DGO器件52将形成为 N-DGO器件，并且核心器件53将形成为N-核心器件。因此，上面公开的具体实施例仅是示例性的，不应当被视为对本发明的限制，因为本发明可以被修改和以不同的方式实施，其等效方式对于从本发明的教导中获益的本领域技术人员而言是显而易见的。例如，可以利用除了这里有明确规定之外的材料来应用本发明的方法。另外，本发明不限制于这里描述的任意具体类型的集成电路。因此，前面的描述不是指将本发明限制于所提出的特定形式，相反，其意图在于涵盖如包含在由所附权利要求限定的本发明的精神和范围内的这种改变、 修改和等效，以便本领域技术人员明白可以进行各种改变、替代和变换，而不脱离其最宽泛形式的本发明的精神和范围。上文已关于具体实施例描述了益处、其它优点、和问题的解决方案。然而，益处、优点、和问题的解决方案以及使任意益处、优点、或解决方案出现或变得更明确的任意要素都不解释为任意或所有权利要求的关键的、需要的或基本特征或要素。如这里使用的，术语 “包括”或其任意的其它变形，都意指涵盖了非排除性的包含，以便包括一系列要素的工艺、 方法、物品或设备不仅仅包括那些要素，而且可以包括该工艺、方法、物品或设备没有明确列出的或固有的其它要素。
权利要求
1.一种半导体制造工艺，包括提供晶片，所述晶片包括具有PMOS器件区域和NMOS器件区域的第一半导体层；至少在所述PMOS器件区域上形成压缩硅锗层；在所述压缩硅锗层上方选择性形成沉积的第一高k电介质层，其中，所述第一高k电介质层由第一电介质材料形成，所述第一电介质材料具有7. 0或以上的第一介电常数值；在所述PMOS器件区域中的所述第一高k电介质层上方和在所述NMOS器件区域中的第一半导体层上方，沉积第二高k电介质层，其中，所述第二高k电介质层由第二电介质材料形成，所述第二电介质材料具有比所述第一介电常数值高的介电常数值；以及在所述第二高k电介质层上方沉积一个或多个栅电极层。
2.如权利要求1所述的半导体制造工艺，其中，提供所述晶片包括提供作为绝缘体上半导体(SOI)衬底结构或体衬底结构的第一半导体层。
3.如权利要求1所述的半导体制造工艺，其中，形成所述压缩硅锗层包括外延生长硅锗至预定的厚度。
4.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括沉积硅酸盐或金属氮氧化物材料。
5.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括至少在所述压缩硅锗层上方沉积HfxSihOy或HfxSihOyNz层。
6.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括在沉积工艺中沉积硅酸盐或金属氮氧化物材料，所述沉积工艺在用于减小或消除来自所述压缩硅锗层的锗扩散的所选温度下进行。
7.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括在所述PMOS器件区域和所述NMOS器件区域上方覆盖沉积所述第一高k电介质层；形成图案化的蚀刻掩模，以覆盖在第一 PMOS器件区域中的所述压缩硅锗层；和选择性蚀刻所述第一高k电介质层，以暴露所述NMOS器件区域，同时留下在所述压缩硅锗层上方的所述第一高k电介质层。
8.如权利要求1所述的半导体制造工艺，其中，沉积所述第二高k电介质层包括在所述 PMOS器件区域中的所述第一高k电介质层上方和在所述NMOS器件区域中的所述第一半导体层上方沉积HfO2层。
9.一种形成器件的方法，包括在半导体衬底的第一区域中形成第一栅电介质器件，其中，所述第一栅电介质器件包括通过在所述半导体衬底的第一沟道区上方沉积第一高k电介质层和第二高k电介质层而形成的第一栅电介质，其中，所述第一高k电介质层具有第一介电常数值，所述第一介电常数值小于所述第二高k电介质层的第二介电常数值；和在所述半导体衬底的第二区域中形成第二栅电介质器件，其中，所述第二栅电介质器件包括比所述第一栅电介质更薄的、并且通过在所述半导体衬底的第二沟道区上方沉积所述第二高k电介质层而形成的第二栅电介质。
10.如权利要求9所述的方法，其中，形成所述第一栅电介质器件和所述第二栅电介质器件进一步包括在所述第二高k电介质层上方沉积栅电极材料。
11.如权利要求9所述的方法，进一步包括在沉积所述第一高k电介质层之前，在所述半导体衬底的所述第一沟道区上外延生长压缩硅锗层。
12.如权利要求11所述的方法，其中，形成所述第一栅电介质器件包括在所述压缩硅锗层上方沉积HfxSi^Oy或HfxSi^OyNz的第一高k电介质层；和在所述第一高k电介质层的上方沉积HfO2的第二高k电介质层。
13.如权利要求12所述的方法，其中，形成所述第二栅电介质器件包括在所述第二沟道区上方沉积HfO2的第二高k电介质层。
14.如权利要求11所述的方法，其中，形成所述第一栅电介质器件包括在沉积工艺中沉积作为硅酸盐或金属氮氧化物材料的所述第一高k电介质层，所述沉积工艺在用于减小或消除来自所述压缩硅锗层的锗扩散的所选温度下进行。
15.如权利要求9所述的方法，进一步包括在沉积所述第一高k电介质层之前，在所述半导体衬底的所述第一沟道区上外延生长碳化硅层。
16.如权利要求9所述的方法，进一步包括在所述半导体衬底的第三区域中形成第三栅电介质器件，其中，所述第三栅电介质器件包括通过在所述半导体衬底的第三沟道区上方沉积所述第一高k电介质层和所述第二高k电介质层而形成的第三栅电介质；和在所述半导体衬底的第四区域中形成第四栅电介质器件，其中，所述第四栅电介质器件包括比所述第三栅电介质更薄的、并且通过在所述半导体衬底的第四沟道区上方沉积所述第二高k电介质层而形成的第四栅电介质。
17.一种形成半导体器件的方法，包括提供包括第一和第二器件区域的半导体衬底；在所述第一器件区域上方形成第一高k电介质层，其中，所述第一高k电介质层具有 7.0或以上的第一介电常数值；在所述第一器件区域中的所述第一高k电介质层上方和所述第二器件区域中的所述半导体衬底上方形成第二高k电介质层，其中，所述第二高k电介质层具有比所述第一介电常数值更高的介电常数值；在所述第二高k电介质层上方形成一个或多个栅电极层；和选择性蚀刻所述一个或多个栅电极层，以在所述第一和第二器件区域上方形成一个或多个栅电极结构。
18.如权利要求17所述的方法，进一步包括在形成所述第一高k电介质层之前，在所述第一和第二器件区域中的所述半导体衬底的一个或多个PMOS沟道区上外延生长压缩硅锗层。
19.如权利要求18所述的方法，其中，形成所述第一高k电介质层包括在沉积工艺中，至少在所述压缩硅锗层上方沉积HfxSihOy或HfxSihOyNz层，所述沉积工艺在用于减小或消除来自所述压缩硅锗层的锗扩散的所选温度下进行。
20.如权利要求17所述的方法，其中，形成所述第一高k电介质层包括在所述第一和第二器件区域上方沉积作为硅酸盐或金属氮氧化物的层的第一高k电介质层；和从所述第二器件区域中选择性蚀刻所述第一高k电介质层，以在所述第二器件区域中暴露所述半导体衬底。
21.如权利要求17所述的方法，其中，形成所述第二高k电介质层包括在所述第一器件区域中的所述第一高k电介质层上方和在所述第二器件区域中的所述半导体衬底上方沉积HfO2层。
22.如权利要求17所述的方法，其中，与利用具有更高介电常数值的材料来形成所述第一高k电介质层相比，在所述第一器件区域上方形成所述第一高k电介质层减小了满足预定的电氧化物厚度(Tox)要求所需的所述第一器件区域中的所述第一高k电介质层的厚度尺寸。
全文摘要
描述了一种用于在PMOS器件区域(112、113)中具有硅锗沟道层(21)的单一衬底(15)上集成双栅氧化物(DGO)晶体管器件(50、52)和核心晶体管器件(51、53)的方法和设备，其中，每个DGO晶体管器件(50、52)包括金属栅极(25)、由第二相对高的高k金属氧化物层(24)形成的上栅氧化物区域(60、84)和由第一相对低的高k层(22)形成的下栅氧化物区域(58、84)，并且其中，每个核心晶体管器件(51、53)包括金属栅极(25)和仅由第二相对高的高k金属氧化物层(24)形成的核心栅电介质层(72、98)。
文档编号H01L21/31GK102292800SQ201080005033
公开日2011年12月21日 申请日期2010年1月13日 优先权日2009年1月21日
发明者丹尼尔·G·特克莱亚布, 戈里·V·卡尔韦, 罗天英 申请人:飞思卡尔半导体公司