专利名称：系统级封装的制作方法
技术领域：
本发明涉及系统级封装，且更具体说来，涉及包含在堆叠的芯片和堆叠的虚拟衬底中形成的穿透通孔且利用在穿透通孔中形成的金属插塞以供堆叠的芯片间的电互连的系统级封装。
背景技术：
半导体晶片经处理，以制造具有不断增加的装置密度和缩小的特征几何形状的 IC(集成电路)芯片。需要多个导电层与绝缘层，来使得不同层中的大量半导体装置的互相连接与绝缘得以实现。此种大型集成电路使各种层与半导体装置间的电连接数量不断增力口。其也导致对所得IC芯片的引线数量不断增加。这些引线经由IC芯片的钝化层暴露， 终止于允许连接到芯片封装中的外部接触结构的I/O垫中。晶片级封装(WLP)通常是指在晶片水平上封装IC芯片的技术，代替了在晶片切割之后组装各个别单元的封装的传统工艺。WLP允许在通过切割进行单一化以便最后组装成芯片载体封装(例如球栅格阵列(BGA)封装)之前，在晶片水平上实现晶片制造、封装、测试和预烧(burn-in)的整合。WLP所提供的优点包括较小尺寸(减小的覆盖区域与厚度)、 较轻重量、相对较简易的组装工艺、较低整体制造成本和电性能的改良。因此，WLP简化了一种装置由硅开始到顾客运输所经历的制造过程。虽然WLP是一种进行IC芯片封装的高处理量与低成本途径，但是，其在制造能力与结构可靠性上引起重大挑战。
发明内容
本发明针对系统级封装或多芯片模块，其包含在载体上的多层芯片和多层虚拟衬底、未完全地或完全地经过多层芯片且完全地经过多层虚拟衬底的多个穿透通孔、在穿透通孔中的多个金属插塞，以及在多层芯片之间连接到金属插塞的多个金属互连件。多层芯片可经由金属插塞和金属互连件互相连接，或连接到系统级封装或多芯片模块的外部电路，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。本发明的示范性实施例提供系统级封装或多芯片模块，其具有多层芯片，且使用未完全地或完全地经过多层芯片的金属插塞，以供芯片间互连或芯片内互连。一方面，本发明针对一种系统级封装，其包括载体和在载体上方的第一芯片，其中所述第一芯片包括厚度在1与50微米间的第一半导体衬底、在所述第一半导体衬底的底表面下的第一金属层， 以及在所述第一半导体衬底的所述底表面下且在所述第一金属层上的电介质层。此系统级封装进一步包含在所述载体上的第二芯片，其中所述第二芯片包括第二半导体衬底，其中所述第二半导体衬底具有实质上与所述第一半导体衬底的上表面共平面的上表面，其中所述第二芯片与所述第一芯片分开。也包含安置在所述第一芯片与所述第二芯片之间的间隙中的间隙充填材料；在所述第一芯片中的第一金属插塞，其中所述第一金属插塞通过所述第一半导体衬底和所述电介质层，并接触所述第一金属层；和包围所述第一金属插塞的第一绝缘材料，其中所述第一绝缘材料被所述第一半导体衬底包围。此系统级封装进一步包含在所述第一半导体衬底的上表面上、在所述第二半导体衬底的上表面上以及在所述间隙充填材料上的第一电介质结构，和在所述第一电介质结构中以及在所述第一芯片上的第一金属互连件，其中所述第一金属互连件连接到所述第一金属插塞。在此系统级封装中也包含在所述第一电介质结构上且在所述第一金属互连件上的第三芯片，其中所述第三芯片包括厚度在1与50微米间的第三半导体衬底，和在所述第三芯片中的第二金属插塞，其中所述第二金属插塞通过所述第三芯片，并接触所述第一金属互连件。此系统级封装进一步包含包围所述第二金属插塞的第二绝缘材料，其中所述第二绝缘材料被所述第三半导体衬底包围；在所述第三半导体衬底的上表面上的第二电介质结构；和在所述第二电介质结构中且在所述第三芯片上的第二金属互连件，其中所述第二金属互连件连接到所述第二金属插
O另外，示范性实施例可提供关于制造多层芯片整合的简易性。另外，示范性实施例可提供放置在芯片之间的虚拟衬底，以实现硅减薄的良好均勻性。本发明的这些和其它组件、步骤、特征、益处和优点现将由下文说明性实施例的详细描述、附图和权利要求的评述而变得明了。
图式揭示本发明的说明性实施例。其并未陈述所有实施例。可另外或替代地使用其它实施例。可显而易知或不必要的细节可省略，以节省空间或供更有效的说明。相反，一些实施例可在无所揭示的所有细节的情况下实施。当相同数字出现在不同图式中时，其是指相同或类似组件或步骤。当结合附图阅读时，可自下文的描述更充分地了解本发明的各个方面，这些附图本质上应被视为说明性的，而非作为限制。所述图式未必按一定比例，而是旨在强调本发明的原理。在图式中图1到82显示根据本发明示范性实施例的用于形成系统级封装或多芯片模块的工艺；图83显示根据本发明一个实施例的多芯片封装的横截面图；图84显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图85显示根据本发明一个实施例的多芯片封装的横截面图；图86与87是显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺的横截面图；图88显示根据本发明一个实施例的多芯片封装的横截面图；图89到103显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图104显示根据本发明一个实施例的多芯片封装的横截面图105显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图106显示根据本发明一个实施例的多芯片封装的横截面图；图107与108是显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺的横截面图；图109显示根据本发明一个实施例的多芯片封装的横截面图；图110到1 显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图129显示根据本发明一个实施例的多芯片封装的横截面图；图130显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图131显示根据本发明一个实施例的多芯片封装的横截面图；图132显示根据本发明一个实施例的多芯片封装的横截面图；图133到136显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图137显示根据本发明一个实施例的多芯片封装的横截面图；图138显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图139显示根据本发明一个实施例的多芯片封装的横截面图；图140显示根据本发明一个实施例的多芯片封装的横截面图；图141A到141J显示根据本发明一个实施例的用于形成芯片的工艺；图141K显示根据本发明一个实施例的芯片的横截面图；图141L显示根据本发明一个实施例的芯片的横截面图；图142到181显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图182显示根据本发明一个实施例的多芯片封装的横截面图；图183显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图184显示根据本发明一个实施例的多芯片封装的横截面图；图185显示根据本发明一个实施例的多芯片封装的横截面图；图186到207显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图208显示根据本发明一个实施例的多芯片封装的横截面图；图209显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图210显示根据本发明一个实施例的多芯片封装的横截面图；图211显示根据本发明一个实施例的多芯片封装的横截面图；图212A到212L显示根据本发明一个实施例的用于形成芯片的工艺；图212M显示根据本发明一个实施例的芯片的横截面图；图212N显示根据本发明一个实施例的芯片的横截面图；图213到250显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图251显示根据本发明一个实施例的多芯片封装的横截面图；图252显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图253显示根据本发明一个实施例的多芯片封装的横截面图；图2M显示根据本发明一个实施例的多芯片封装的横截面图；图255到270显示根据本发明一个实施例的用于形成系统级封装或多芯片模块的工艺；图271显示根据本发明一个实施例的多芯片封装的横截面图；图272显示根据本发明一个实施例的系统级封装或多芯片模块的横截面图；图273显示根据本发明一个实施例的多芯片封装的横截面图；图274显示根据本发明一个实施例的多芯片封装的横截面图；图275A到275L显示用于形成图沈中所示结构的另一工艺；图276与285是各自显示根据本发明一个实施例的在两个芯片之间的界面电路的电路图；图277与280显示根据本发明一个实施例的芯片间电路，其各自包含两阶段串级芯片间接收器与芯片间ESD(静电放电)电路；图278与279显示根据本发明一个实施例的芯片间电路，其各自包含两阶段串级芯片间驱动器与芯片间ESD(静电放电)电路；图与284显示根据本发明一个实施例的两阶段串级芯片外接收器；图观2与283显示根据本发明一个实施例的两阶段串级芯片外驱动器；图286到291显示根据本发明一个实施例的用于计算芯片ESD单元的有效面积并界定由一个或一个以上ESD单元构成的ESD电路的大小的方法；图292与293显示根据本发明一个实施例的用于界定或计算MOS晶体管的物理通道宽度和物理通道长度的方法；图294与295为根据本发明一个实施例的电路图，其各自显示在两个芯片之间的界面电路；和图296是显示根据本发明一个实施例的系统级封装或多芯片模块的芯片的底部层、虚拟衬底、金属插塞和金属互连件的布置的示意性俯视透视图；图297是显示根据本发明一个实施例的系统级封装或多芯片模块的芯片的中间层、虚拟衬底、金属插塞和金属互连件的布置的示意俯视透视图；以及图298是显示根据本发明一个实施例的系统级封装或多芯片模块的芯片的顶层、 虚拟衬底、金属插塞和金属互连件的布置的示意俯视透视图。尽管在图式中描述了某些实施例，但所属领域技术人员将理解，所描绘的实施例是说明性的，并且可在本发明的范围内设想并实施所示实施例的变更以及本文所述其它实施例。
具体实施例方式现在描述说明性实施例。可另外或替代地使用其它实施例。可省略可显而易知或不必要的细节，以节省空间或供更有效的陈述。相反，一些实施例可在未揭示全部细节的情况下实施。图1到82显示根据本发明示范性实施例的用于形成系统级封装或多芯片模块的工艺。
参看图1，虚拟衬底62可例如通过以下步骤附接到载体11上。首先，可通过使用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺，在载体11的上表面上或在虚拟衬底62的底表面上形成胶合层22，其具有例如在3与100微米之间，且优选在5 与10微米之间或在10与30微米之间的厚度。接着，胶合层22可任选经预固化或烘烤。 接着，虚拟衬底62可被放置于载体11上，且胶合层22在载体11与虚拟衬底62之间。接着，可在对胶合层22施加机械或热压力的情况下，使胶合层22在180摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层22将虚拟衬底62与载体11接合。胶合层 22可为一种聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或硅氧烷层，具有例如在3与100微米之间，且优选在5与10微米之间或在10 与30微米之间的厚度。或者，胶合层22可用可在载体11的电介质或绝缘层20上形成的氧化硅层置换。 在此情况中，可例如通过使虚拟衬底62的氧化硅层粘结到氧化硅层22上，将虚拟衬底62 与载体11接合。虚拟衬底62的氧化硅层接触氧化硅层22。虚拟衬底62可为例如圆形晶片、虚拟硅晶片、矩形面板，或多晶硅、玻璃、硅或陶瓷的衬底。在按以下工艺中所述进行研磨或抛光之前，虚拟衬底62可具有例如大于100微米，例如在100与1，500微米之间，且优选在200与500微米之间或在100与300微米之间
的厚度。在一个实施例中，在虚拟衬底62与载体11接合之前，没有在虚拟衬底62中或在虚拟衬底62的上表面或底表面上预先形成电路。虚拟衬底62可具有轮廓实质上与载体11 上表面的轮廓相同的上表面。载体11可为晶片、面板、印刷电路板(PCB)或有机球栅格阵列(BGA)衬底，且载体11可包含衬底10、在衬底10的顶面上的电介质层12、在电介质层12上的导电层18和在导电层18上的电介质或绝缘层20。衬底10可为硅衬底、玻璃衬底、陶瓷衬底、铝衬底、 铜衬底或有机聚合物衬底。衬底10可具有例如在10与1，000微米之间、在10与100微米之间或在100与500微米之间的厚度。电介质层12可为氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)或聚合物 (例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂或硅氧烷) 层。电介质层12可具有例如在0.3与30微米之间，且优选在1与10微米之间的厚度。导电层18例如可为图案化金属层，且此图案化金属层可包含厚度例如在1纳米与0. 5微米之间的粘附/势垒层，例如钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层；在粘附/势垒层上的厚度例如在10纳米与0.8微米之间的溅镀的种子层，例如铜、银、金或钛-铜合金层；和在溅镀的种子层上的厚度例如在10纳米与2微米之间且优选在50纳米与1微米之间，或厚度例如在2与30微米之间且优选在3与10微米之间的电镀金属层，例如铜、银或金层。电介质或绝缘层20例如可为氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)、阻焊层或聚合物(例如聚酰亚胺、 苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂或硅氧烷)层。在导电层18 上的电介质或绝缘层20的厚度可在0. 3与30微米之间的范围内，且优选在1与10微米之间。在第一个实施例中，载体11可为圆形晶片，其包含硅衬底10 ；在硅衬底10中和/或在其上的多个有源装置，例如晶体管；在硅衬底10上的电介质层12 ；在电介质层12上的图案化金属层18 ；和在图案化金属层18上的电介质或绝缘层20，例如氧化硅(例如SiO2)、 氮化硅(例如Si3N4)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)、碳氮化硅(例如SiCN) 或聚合物(例如聚酰亚胺、苯并环丁烯、聚苯并噁唑或聚苯醚)层。在第二个实施例中，载体11可为圆形晶片，其包含硅衬底10 ；在硅衬底10中和/ 或在其上的多个被动装置，例如电阻器、感应器或电容器；在硅衬底10上的电介质层12 ；在电介质层12上的图案化金属层18 ；和在图案化金属层18上以及在被动装置上的电介质或绝缘层20，例如氧化硅(例如Si02)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)或聚合物(例如聚酰亚胺、苯并环丁烯、聚苯并噁唑或聚苯醚)层，但并不包括在硅衬底10中和/或在其上的任何有源装置，例如晶体管。在第三个实施例中，载体11可为矩形面板，其包含玻璃衬底10 ；在玻璃衬底10上的电介质层12 ；在电介质层12上的导电层18，例如氧化铟锡(ITO)层，和在导电层18上的电介质或绝缘层20。在第四个实施例中，载体11可为印刷电路板(PCB)或有机球栅格阵列(BGA)衬底，其包含有机聚合物衬底10、在有机聚合物衬底10上的电介质层12、在电介质层12上的图案化金属层18，和在图案化金属层18上的电介质或绝缘层20，例如阻焊层或聚合物(例如环氧树脂)层。或者，可形成载体11，在衬底10上不具有层12、18和20，即载体11仅具有衬底 10，不具有任何电路在载体11中。在此情况中，层22可直接在衬底10上形成。接着，参看图2，可在虚拟衬底62上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层172。其次，参看图3，可采用曝光工艺与显影工艺，在光阻层172中形成多个开孔172a，暴露出虚拟衬底62的多个区域。在曝光工艺与显影工艺之后，光阻层172 可具有例如在10与200微米之间的厚度。图4显示光阻层172的示意性俯视图，其具有如图3中所示的开孔172a，且图3可为沿图4中所示的A-A线切割的横截面图。接着，参看图5，在虚拟衬底62中且在光阻层172中的开孔17 之下使用化学蚀刻工艺或等离子蚀刻工艺形成多个开孔62a，暴露出胶合层22，然后，图案化光阻层172利用例如有机化学品移除。或者，当胶合层22被氧化硅层置换，且虚拟衬底62具有与氧化硅层22粘结的氧化硅层时，在虚拟衬底62中且在光阻层172中的开孔17 之下使用化学蚀刻工艺或等离子蚀刻工艺形成开孔62a，暴露出虚拟衬底62的氧化硅层，接着利用例如有机化学品移除图案化光阻172。图6显示虚拟衬底62的示意性俯视图，其具有如图5中所示的开孔62a，且图5可为沿图6中所示的B-B线切割的横截面图。或者，硬掩模(未图示)，例如氧化硅或氮化硅，可在图5中所示的虚拟衬底62上， 例如通过以下步骤形成。首先，可在图1中所示的虚拟衬底62上形成氧化硅或氮化硅硬掩模。其次，可在硬掩模上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层 172。接着，可采用曝光工艺与显影工艺在光阻层172中形成多个开孔172a，暴露出硬掩模的多个区域。其次，在硬掩模中且在光阻层172中的开孔17 下，利用例如湿蚀刻工艺或等离子蚀刻工艺形成多个开孔，暴露出虚拟衬底62的多个区域。接着，可利用例如有机化学品移除图案化光阻层172。其次，在虚拟衬底62中且在硬掩模中的开孔下，利用例如化学蚀刻工艺或等离子蚀刻工艺形成多个开孔62a，暴露出胶合层22。或者，当胶合层22被氧化硅层置换，且虚拟衬底62具有与氧化硅层22粘结的氧化硅层时，在虚拟衬底62中且在硬掩模中的开孔下，利用例如化学蚀刻工艺或等离子蚀刻工艺形成开孔62a，暴露出虚拟衬底62的氧化硅层。硬掩模将通过之后的研磨或抛光工艺移除。接着，参看图7，多个芯片68被安装在载体11上以及在虚拟衬底62中的开孔62a 内，且芯片68的有源侧在芯片68的底部，且背面在芯片68的顶部。在一种情况中，一个芯片68可具有与另一芯片68不同的电路设计。另外，在另一种情况中，一个芯片68可具有与另一芯片68相同的电路设计。或者，一个芯片68可具有与另一芯片68不同的面积(上表面)或大小。另外，在另一种情况中，一个芯片68可具有与另一芯片68相同的面积(上表面)或大小。图8是显示芯片68被安装在虚拟衬底62中的开孔62a内的示意性俯视图的实例，且图7为沿图8的示意性俯视图中所示的C-C线切割的横截面图。在载体11上以及在开孔6 中安装芯片68可例如通过通过以下方式进行首先， 在芯片68的有源侧上或在胶合层22上形成胶合材料(未图示)；其次，将芯片68放置在开孔62a中以及在胶合层22上方，其中胶合材料与胶合层22接触；然后，在对胶合材料施加机械或热压力情况下，使胶合材料在180摄氏度与350摄氏度之间的温度中固化。因此， 可使用胶合材料将芯片68与载体11接合。芯片68各自可包含半导体衬底58、在半导体衬底58中和/或在其上的多个半导体装置36、在半导体衬底58下的钝化层对、在半导体衬底58与钝化层M之间的多个电介质层42、44、46和48、在半导体衬底58与钝化层M之间的图案化金属层沈、在半导体衬底 58与钝化层M之间的互连层34、在电介质层44中的多个通孔插塞26a和在电介质层48中的多个通孔插塞34a。半导体衬底58在各芯片68的背面处，而半导体装置36、钝化层M、 图案化金属层沈、互连层34、电介质层42、44、46和48以及通孔插塞^a与3 是在各芯片68的有源侧处。半导体衬底58可为适当衬底，例如硅衬底、硅-锗(SiGe)衬底或砷化镓(GaAs) 衬底。在按以下工艺中所述减薄之前，半导体衬底58可具有例如大于100微米，例如在100 与500微米之间，且优选在150与250微米之间或在100与300微米之间的厚度。半导体装置36各自可为P通道金属氧化物半导体(PM0Q晶体管、N通道金属氧化物半导体(NMOQ晶体管、双极晶体管或双扩散金属氧化物半导体(DM0Q晶体管。半导体装置36各自可具有或非门(NOR gate)、与非门(NAND gate)、与门(ANDgate)、或门(OR gate)、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非挥发性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、 磁随机存取存储器(MRAM)单元、读出放大器、变换器、运算放大器、加法器、多路转换器、双工器、倍增器、模-数(A/D)转换器、数-模(D/A)转换器、模拟电路、互补金属氧化物半导体(CM0Q传感器或电荷耦合装置(CCD)。钝化层M可包含或可为具有附接到胶合层22的底表面的无机电介质层，且所述无机电介质层可为厚度例如在0. 3与1. 5微米之间的氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)或氧氮化硅(例如SiON)层。或者，芯片68各自可进一步在钝化层M的无机电介质层的底表面之下和之上含有厚度例如大于3微米，例如在3与20微米之间，且优选在 5与12微米之间的有机聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂或硅氧烷层。在此情况中，有机聚合物层具有附接到胶合层22的底表面。所述有机聚合物层的上表面接触钝化层24的无机电介质层的底表面。或者，可在钝化层M中形成多个开孔(未图示)，其各具有例如在0. 5与100微米之间，且优选在20与60微米之间的宽度，并暴露出图案化金属层沈的多个接触点。电介质层42可在钝化层M与电介质层44之间。电介质层44可在电介质层42 与46之间且在层沈与34之间。电介质层46可在电介质层44与48之间。电介质层42、 44和46各自可包含氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)，或具有在1.8与3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石(Black-diamond))。电介质层42、44和46各自可具有例如在10纳米与2微米之间或在50纳米与1微米之间的厚度。在电介质层46与半导体衬底58之间且在互连层34与半导体衬底58之间的电介质层48可包含或可为磷硅酸盐玻璃(PSG)、硼磷-硅酸盐玻璃(BPSG)、氧化硅(例如SiO2)、 氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或具有在1. 8与3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石)层。电介质层48可具有例如在10纳米与1微米之间的厚度。图案化金属层沈例如可包含具有例如在0. 3与3微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层。含钛层可在电介质层44与铝-铜合金层之间且在铝-铜合金层上，并且铝-铜合金层可在钝化层M 与含钛层之间。含钛层可为具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的钛、氮化钛或钛-钨合金单层。或者，在从电介质层44的侧面到钝化层M的侧面的图中，图案化金属层沈可包含具有例如在0. 5与3微米之间的厚度的镍层，和在所述镍层之上和之下具有例如在0. 01 与1微米之间的厚度的金层。镍层在电介质层44与金层之间，且金层在镍层与钝化层M 之间。或者，图案化金属层沈可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光 (CMP)工艺)形成，且可由以下构成底部接触钝化层M的经电镀铜层、在经电镀铜层顶部与侧壁处的粘附/势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层44之间的第一部分，和在经电镀铜层的侧壁处的第二部分。经电镀铜层可具有例如小于1. 5微米(例如在0. 15与1. 2微米之间)或小于3微米(例如在0. 3与3微米之间)的厚度。经电镀铜层可具有例如小于1微米，例如在0. 05与1微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、钛-钨合金、氮化钛、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。互连层34例如可包含碳纳米管。或者，互连层34可由电介质层46中的图案化金属层构成。在第一替代方案中，图案化金属层34可包含具有例如在10纳米与2微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层，例如氮化钛、钛-钨合金或钛单层。含钛层可在电介质层48与铝-铜合金层之间且在铝-铜合金层上，且铝-铜合金层可在电介质层46中。在第二个替代方案中，图案化金属层34可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光(CMP)工艺)形成，且可由以下构成底部接触电介质层44的经电镀铜层、在经电镀铜层顶部与侧壁处的粘附/ 势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层48之间的第一部分，和在经电镀铜层侧壁处的第二部分。经电镀铜层可具有例如小于2微米，例如在0. 15与1微米之间或在10纳米与2微米之间的厚度。经电镀铜层可具有例如小于1微米，例如在0. 05与1 微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、钛-钨合金、氮化钛、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005 与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。在电介质层42中的图案化金属层沈可通过电介质层44中的通孔插塞26a连接到电介质层46中的互连层34。在电介质层46中的互连层34可经由电介质层48中的通孔插塞3 连接到半导体装置36。通孔插塞26a可包含在电介质层44中的电镀铜、钨或碳纳米管。通孔插塞3 可包含在电介质层48中的电镀铜、钨或碳纳米管。芯片68各自可包含通过图案化金属层沈、互连层34和通孔插塞26a与3 所提供的多个互连件或金属迹线35a、35b、35c和35d。互连件或金属迹线35a、35b、35c和35d 各自可连接到一个或一个以上半导体装置36，且可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，芯片68各自可进一步包含在胶合层22与钝化层M之间的图案化金属层 (未图示)，其具有大于图案化金属层26且大于互连层34的厚度。在钝化层M下的图案化金属层可包含在钝化层M下的经电镀金属层、在经电镀金属层与钝化层M之间的粘附/ 势垒金属层和在经电镀金属层与粘附/势垒金属层之间的种子层。在从钝化层M的侧面到胶合层22的侧面的图中，粘附/势垒金属层可在种子层上，且种子层可在经电镀金属层上。经电镀金属层的侧壁未被粘附/势垒金属层与种子层覆盖。粘附/势垒金属层可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽或镍层，厚度例如小于0.6微米，例如在1纳米与0. 5微米之间或在0. 005与0. 1微米之间。种子层可包含或可为铜、钛-铜合金、银、 金或镍层，厚度例如小于0. 8微米，例如在5纳米与0. 1微米之间或在10纳米与0. 8微米之间。粘附/势垒金属层和种子层各自可通过例如溅镀工艺等适当工艺形成。经电镀的金属层可包含或可为电镀铜、电镀银或电镀金层，厚度例如大于2微米，例如在2与30微米之间，且优选在3与10微米之间或在5与25微米之间。或者，当形成开孔6 之后，虚拟衬底62的氧化硅层仍然留在氧化硅层22上，且由虚拟衬底62中的开孔6 暴露时，将芯片68安装在载体11上和在开孔62a中可例如通过将在各芯片68有源侧处的钝化层M的另一氧化硅层与在钝化层M下的虚拟衬底62的残留氧化硅层粘结来进行。钝化层M的氧化硅层接触虚拟衬底62的氧化硅层。因此，可使用这些氧化硅层将芯片68与载体11接合。或者，形成图7与8中所示结构的另一种技术是通过以下方式进行首先提供图案化虚拟衬底62，例如图案化虚拟晶片、图案化面板、图案化硅框架，或图案化的多晶硅、玻璃、硅、陶瓷或聚合物衬底，其中多个开孔6 穿过图案化虚拟衬底62;其次使用层22，将图案化虚拟衬底62与载体11接合，其可认为是图1中所示的步骤；然后将芯片68安装在载体11上和在图案化虚拟衬底62中的开孔62a内，其可认为是图7中所示的步骤。如图7与8中所示，有多个间隙4，其各自在虚拟衬底62与一个芯片68之间，且有多个间隙8 (图中显示其中一者)，其各自在相邻两个芯片68之间。间隙4各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D1。间隙8各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D2。图9显示形成具有与图7中所示相同的横截面图的结构的另一种技术。图7为沿图9的示意性俯视图中所示的C-C线切割的横截面图。图7与9中所示的结构可例如通过以下步骤形成。首先，可在前文所述的载体11上，利用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺形成前文所述的胶合层22。如果形成载体11，而不具有层 12、18和20，那么胶合层22可在载体11的电介质或绝缘层20上形成，或在载体11的衬底 10上形成。其次，胶合层22可任选经预固化或烘烤。接着，可将前文所述的芯片68和多个单独的虚拟衬底62放置于胶合层22上。当相邻两个芯片68之间的间隙过大(例如大于 500或1，000微米)时，一个或一个以上单独的虚拟衬底62可放置在所述间隙中。或者， 当相邻两个芯片68之间的间隙足够小(例如小于500或1，000微米)时，则不可在所述间隙中放置单独的虚拟衬底62。其次，在对胶合层22施加机械或热压力的情况下，胶合层22 可在180摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层22将单独的虚拟衬底62和芯片68与载体11接合。单独的虚拟衬底62例如可为单独硅条块、单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。或者，参看图7与9，如果形成载体11，而不具有层12、18和20，那么可用在载体 11的电介质或绝缘层20上形成或在载体11的衬底10上形成的氧化硅层置换胶合层22。 在此情况中，将芯片68与载体11接合以及将单独虚拟衬底62与载体11接合可例如通过将在各芯片68有源侧处的钝化层M的另一氧化硅层与氧化硅层22粘结，以及通过将各单独虚拟衬底62的另一氧化硅层与氧化硅层22粘结来进行。各芯片68的钝化层M的氧化硅层接触氧化硅层22，且各单独虚拟衬底62的氧化硅层接触氧化硅层22。因此，可使用这些氧化硅层将芯片68和单独虚拟衬底62与载体11接合。如图7与9中所示，有多个间隙4，其各在一个芯片68与一个单独的虚拟衬底62 之间，且有多个间隙8(图中显示其中一者)，其各在相邻两个芯片68之间。间隙4各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5 微米之间的横向距离或间距D1。间隙8各自可具有例如小于500微米，例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D2。在一个实施例中，在将单独虚拟衬底62与载体11接合之前，没有在各单独虚拟衬底62中或者在各单独虚拟衬底62的上表面或底表面上预先形成电路。参看图10，在图7与8中或在图7与9中所示步骤之后，可在各芯片68的半导体衬底58的背面上、在虚拟衬底62上以及在间隙4与8中形成包封/间隙充填材料64，例如多晶硅、氧化硅或聚合物。如果包封/间隙充填材料64为多晶硅，那么此多晶硅可通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成。如果包封/间隙充填材料64为氧化硅，那么此氧化硅可通过化学气相沉积(CVD)工艺、等离子增强化学气相沉积(PECVD)工艺或常压化学气相沉积(APCVD)工艺形成。如果包封/间隙充填材料64为聚合物，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)， 那么此聚合物可通过包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。接着，参看图11，包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62通过例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光和化学蚀刻的工艺进行研磨或抛光，直到一个芯片68的半导体衬底58减薄到厚度Tl例如在1与100微米之间、在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间为止。优选情况是，在研磨或抛光工艺之后，各芯片68可具有例如在3与105微米之间，且优选在3与30 微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底62可减薄到厚度T2例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4和8中的包封/间隙充填材料64可具有例如在3与100微米之间，且优选在3与30 微米之间或在5与25微米之间的垂直厚度T3。在各芯片68背面处的半导体衬底58的经研磨或抛光表面58s，以及虚拟衬底62的经研磨或抛光表面62s，可为实质上平坦，且未被包封/间隙充填材料64覆盖。经研磨或抛光的表面6 可实质上与各芯片68的经研磨或抛光表面58s且与间隙4和8中的包封/间隙充填材料64的经研磨或抛光表面6 共平面。或者，图12与13显示形成图11中所示结构的另一种技术。参看图12，在图7与 8中或在图7与9中所示步骤之后，可在各芯片68的半导体衬底58的背面上、在虚拟衬底 62上以及在间隙4与8中形成包封/间隙充填材料64，例如多晶硅或氧化硅；然后可在包封/间隙充填材料64上以及在间隙4与8中形成聚合物65，例如成型配料、聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)。在间隙4与8中的包封/间隙充填材料64可具有例如在10与100微米之间，且优选在10与50微米之间或在20与50 微米之间的垂直厚度T4。其次，参看图13，机械研磨工艺可例如在水存在下利用磨擦或研磨垫进行，以研磨聚合物65、包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62，直到移除所有聚合物65，且直到达到间隙4与8中的包封/间隙充填材料64的预定垂直厚度T5 为止。预定垂直厚度T5可例如在10与100微米之间，且优选在10与50微米之间或在20 与50微米之间。磨擦或研磨垫可具有平均颗粒大小例如在0. 5与15微米之间的粗砂粒， 以便进行机械研磨工艺。接着，可例如利用抛光垫，以含有化学品的浆液和平均颗粒大小例如在0. 02与0. 05微米之间的精细磨料(如二氧化硅)进行化学-机械抛光(CMP)工艺， 以抛光各芯片68的半导体衬底58的背面、虚拟衬底62和在间隙4与8中的包封/间隙充填材料64，直到一个芯片68的半导体衬底58减薄到厚度Tl在1与30微米之间，且优选在 2与5微米之间、在2与10微米之间、在2与20微米之间或在3与30微米之间为止，如图 11中所示。在化学-机械抛光(CMP)工艺之后，在各芯片68背面处的半导体衬底58的经抛光表面58s，以及虚拟衬底62的经抛光表面62s，可为实质上平坦且未被包封/间隙充填材料64覆盖。经抛光的表面6 可实质上与各芯片68的经抛光表面58s且与间隙4和8中的包封/间隙充填材料64的经抛光表面6如共平面。经抛光的表面58s、6k和6如可具有例如低于20纳米的微观粗糙度。使用极精细磨料(如二氧化硅)和相对较弱的化学药品腐蚀进行的化学-机械抛光(CMP)工艺将产生几乎不存在变形与刮痕的表面58s、6k和 64s，且这意谓化学-机械抛光(CMP)工艺特别适合于最后的抛光步骤，产生干净表面58s、 62s和64s。可使用机械研磨工艺与化学-机械抛光(CMP)工艺，以产生各芯片68的极薄半导体衬底10。因此，在化学-机械抛光(CMP)工艺之后，芯片68各自可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，虚拟衬底62可减薄到厚度T2例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，且在间隙4与8中的包封/间隙充填材料64可减薄到厚度T3例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。参看图14，在形成图11中所示结构之后，可在各芯片68的半导体衬底58的表面 58s上、在虚拟衬底62的表面6 上以及在包封/间隙充填材料64的表面6如上形成电介质层60。电介质层60可具有例如在0. 5与30微米之间，且优选在1与20微米之间、在1 与10微米之间、在1与5微米之间或在1与3微米之间的厚度。电介质层60例如可为通过例如化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺所形成的无机层。所述无机层可为例如氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，或包含氧化硅、氮化硅、碳氮化硅和氧氮化硅的层。所述无机层可具有例如在0. 5与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层60可为聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)层，其是通过例如包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。所述聚合物层可具有例如在0. 5与30微米之间，且优选在1 与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层60可由多个无机层构成，其包含蚀刻停止层，例如氧氮化硅蚀刻停止层。当蚀刻图案达到电介质层60中时，将稍后使用蚀刻停止层来停止蚀刻。在此情况中，电介质层60例如可由以下构成在表面58s、6k和6 上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上具有例如在0. 1与5微米之间或在0. 3与1. 5微米之间的厚度的第二氧化硅层。接着，参看图15，在芯片68中以及在虚拟衬底62中通过例如通过以下步骤形成多个穿透通孔170v(包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片68的层沈与34。首先，在电介质层60上，利用例如旋转涂覆工艺或层合工艺等适当工艺形成光阻层，例如正型光敏性光阻层或负型光敏性光阻层。其次， 可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺在光阻层中形成多个开孔， 暴露出电介质层60。光阻层可具有例如在3与50微米之间的厚度。接着，利用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的电介质层60。其次，蚀刻掉在光阻层中的开孔下的虚拟衬底62和在光阻层中的开孔下的芯片68，直到光阻层中的开孔暴露出在芯片68中的层沈与34的预定区域和在载体11中的导电层18的预定区域为止。 接着，利用例如有机化学品移除光阻层。因此，在芯片68中以及在虚拟衬底62中形成穿透通孔170v，包含通孔170a到170f，暴露出载体11的导电层18的预定区域，且暴露出芯片 68的层沈与34的预定区域。穿透通孔170a是在虚拟衬底62中形成，且穿透通孔170b、170c、170d、170e和170f是在同一芯片68中形成。或者，在芯片68中以及在虚拟衬底62中形成穿透通孔170v的另一种技术可通过以下步骤进行。首先，可在电介质层60上，利用例如旋转涂覆工艺或层合工艺形成光阻层， 例如正型光敏性光阻层或负型光敏性光阻层。其次，可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺，在光阻层中形成多个开孔，暴露出电介质层60。接着，通过使用例如各向异性等离子蚀刻工艺移除在光阻层中的开孔下的电介质层60，在电介质层60中以及在光阻层中的开孔下形成多个开孔，暴露出虚拟衬底62和芯片68的半导体衬底58。其次，利用例如有机化学品移除光阻层。接着，可蚀刻掉在电介质层60中的开孔下的虚拟衬底62和在电介质层60中的开孔下的芯片68，直到电介质层60中的开孔暴露出芯片68的层 26与34的预定区域以及载体11的导电层18的预定区域为止。因此，可在芯片68中以及在虚拟衬底62中形成穿透通孔170v，包含穿透通孔170a、170b、170c、170d、170e和170f， 暴露出载体11的导电层18，且暴露出芯片68的层沈与34。穿透通孔170a是在虚拟衬底 62中形成，且穿透通孔170b、170c、170d、170e和170f是在同一芯片68中形成。穿透通孔 170v，例如穿透通孔170a、170b、170c、170d、170e或170f，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10 微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。一个穿透通孔170v，例如穿透通孔170a，穿过电介质层60、虚拟衬底62、胶合层或氧化硅层22以及载体11的电介质或绝缘层20，暴露出载体11的导电层18。另一穿透通孔170v，例如穿透通孔170b，穿过电介质层60，穿过半导体衬底58、电介质层42、44、46和 48以及一个芯片68的钝化层24，穿过胶合层或氧化硅层22，且穿过载体11的电介质或绝缘层20，暴露出载体11的导电层18。另一穿透通孔170v，例如穿透通孔170c，穿过电介质层60，且穿过一个芯片68的半导体衬底58与电介质层48，暴露出在一个芯片68的互连层 34中的互连件或金属迹线35d。另一穿透通孔170v，例如穿透通孔170d，穿过电介质层60， 且穿过一个芯片68的半导体衬底58与电介质层44、46和48，暴露出在一个芯片68的图案化金属层26中的互连件或金属迹线35c。另一穿透通孔170v，例如穿透通孔170f，穿过电介质层60，且穿过一个芯片68的半导体衬底58与电介质层48，暴露出在一个芯片68的互连层34中的互连件或金属迹线35b。另一穿透通孔170v，例如穿透通孔170e，穿过电介质层60，穿过一个芯片68的半导体衬底58、电介质层42、44、46和48以及钝化层24，穿过胶合层或氧化硅层22，且穿过载体11的电介质或绝缘层20，暴露出在一个芯片68的互连层 34中的互连件或金属迹线35a，且暴露出载体11的导电层18。由层20、22、24、42和44提供的支撑物801在载体11的导电层18与互连层34中的互连件或金属迹线3 之间，由穿透通孔170e暴露，以达到支撑暴露的互连件或金属迹线3 的目的。支撑物801可具有例如在0. 5与10微米之间且优选在1与5微米之间的高度，和例如在0. 3与30微米之间且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图16到18为显示图15中所示的穿透通孔170e和互连件或金属迹线35a的示意俯视透视图的三个实例。如图15与16中所示，在一个芯片68中的穿透通孔170e暴露出一个芯片68中的互连件或金属迹线35a，且暴露出在一个芯片68下的载体11中的导电层18的两个区域。 互连件或金属迹线3 具有由穿透通孔170e暴露的线形区域，在水平方向上从穿透通孔 170e的一侧，经过穿透通孔170e的中心延伸到穿透通孔170e的相对侧。在载体11的导电层18与互连层34中的互连件或金属迹线3 的经暴露线形区域之间的前文所述的支撑物 801可为线形，类似于互连件或金属迹线35a的经暴露线形区域。优选穿透通孔170e在俯视透视图中可为(但不限于)圆形。如图15与17中所示，在一个芯片68中的穿透通孔170e暴露出一个芯片68中的互连件或金属迹线35a，且暴露出在一个芯片68下的载体11中的导电层18的区域。互连件或金属迹线3 具有由穿透通孔170e暴露的半岛区域，在水平方向上从穿透通孔170e 的一侧至少延伸到穿透通孔170e的中心，但未到达穿透通孔170e的相对侧；互连件或金属迹线3 具有由穿透通孔170e暴露的末端。在载体11的导电层18与互连层34中的互连件或金属迹线35a的经暴露半岛区域之间的前文所述的支撑物801可为半岛形，类似于互连件或金属迹线35a的经暴露半岛区域。优选穿透通孔170e在俯视透视图中可为(但不限于)圆形。如图15与18中所示，在一个芯片68中的穿透通孔170e暴露出一个芯片68中的互连件或金属迹线35a，且暴露出在一个芯片68下的载体11中的导电层18的区域。互连件或金属迹线3 具有由穿透通孔170e暴露的半岛区域，在水平方向上从穿透通孔170e 的一侧至少延伸到穿透通孔170e的中心，但未到达穿透通孔170e的相对侧；互连件或金属迹线3 具有由穿透通孔170e暴露的圆形末端。在载体11的导电层18与互连层34中的互连件或金属迹线35a的经暴露半岛区域之间的前文所述的支撑物801可为半岛形，类似于互连件或金属迹线35a的经暴露半岛区域。优选穿透通孔170e在俯视透视图中可为 (但不限于)圆形。图16A为显示图15中所示的穿透通孔170e与互连件或金属迹线35a的示意俯视透视图的实例。在此情况中，穿透通孔170e可为(但不限于)椭圆形，且具有例如在1与 30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3与 10微米之间的宽度W1。在一个芯片68中的椭圆形穿透通孔170e暴露出一个芯片68中的互连件或金属迹线35a，且暴露出在一个芯片68下的载体11的导电层18的两个区域。互连件或金属迹线3 具有由椭圆形穿透通孔170e暴露的线形区域，在水平方向上从椭圆形穿透通孔170e的一侧，经过椭圆形穿透通孔170e的中心，延伸到椭圆形穿透通孔170e的相对侧。在载体11的导电层18与互连层34中的互连件或金属迹线35a的经暴露线形区域之间的前文所述的支撑物801可为线形，类似于互连件或金属迹线35a的经暴露线形区域。由椭圆形穿透通孔170e暴露的互连件或金属迹线3 具有例如在0. 3与30微米之间，且优选在0. 3与20微米之间、在0. 3与10微米之间、在0. 3与5微米之间或在0. 3与 1微米之间的宽度W2。在椭圆形穿透通孔170e的长轴终点与由椭圆形穿透通孔170e暴露的互连件或金属迹线3 的一个边缘(其比另一相对边缘更接近所述终点)之间的水平距离Sl可例如在1与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与 5微米之间或在3与10微米之间。其次，参看图19，在电介质层60的上表面上、在载体11由穿透通孔170v(例如穿透通孔170a、170b和170e)暴露的导电层18上、在芯片68由穿透通孔170v (例如穿透通孔170c、170d、170e和170f)暴露的层沈与34上以及在穿透通孔170v的侧壁上形成电介质层50。电介质层50可由绝缘材料构成。举例来说，电介质层50可为具有例如在20纳米与1微米之间的厚度的无机层，且无机层可为氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层。或者，电介质层 50可为具有例如在1与10微米之间，且优选在1与5微米之间的厚度的聚合物层，且聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。其次，参看图20，可在电介质层50上利用例如旋转涂覆工艺或层合工艺形成光阻层168，例如正型光敏性光阻层或负型光敏性光阻层。接着，可采用使用IX步进器的曝光工艺和使用湿式化学的显影工艺，在光阻层168中形成多个开孔168a，暴露出电介质层50。 光阻层168可具有例如在0. 5与30微米之间的厚度。其次，参看图21，可通过例如使用各向异性等离子蚀刻工艺蚀刻在开孔168a下的电介质层50移除在层18J6和34上以及在开孔168a下的电介质层60的上表面上形成的电介质层50。可蚀刻掉在穿透通孔170v底部处、在开孔168a下的电介质层60的上表面上以及在支撑物801上的互连件或金属迹线35a的上表面上的电介质层50。因此，在穿透通孔170v底部处的层18 J6和34、在开孔168a下的电介质层60的上表面以及在支撑物 801上的互连件或金属迹线3 都由开孔168a暴露出来，且电介质层50仍然留在穿透通孔 170v的侧壁上，因此被称为在穿透通孔170v中的侧壁电介质层。侧壁电介质层50是在芯片68中或在虚拟衬底62中的穿透通孔170v的侧壁上形成，且由芯片68的半导体衬底58 或由虚拟衬底62包围。其次，参看图22，在电介质层60中通过使用例如各向异性等离子蚀刻工艺蚀刻在开孔168a下的电介质层60与侧壁电介质层50达到深度D3例如在0. 1与5微米之间且优选在0. 5与3微米之间，来形成多个沟槽60t (即镶嵌开孔)。优选情况是，电介质层60与侧壁电介质层50具有相同材料，例如氮化硅、氧化硅或氧氮化硅。在蚀刻工艺之后，在沟槽 60t下的电介质层60具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与 2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T6。或者，可将蚀刻停止技术应用于形成电介质层60中的沟槽60t的工艺。在此情况中，电介质层60由前文所述的无机层构成，例如包含在表面58s、6k和6 上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上的第二氧化硅层。可通过蚀刻在开孔168a下的电介质层60的第二氧化硅层和在开孔168a下的侧壁电介质层50，直到开孔168a暴露电介质层60的氧氮化硅层为止，在电介质层60中形成沟槽 60t。因此，沟槽60t是在电介质层60的第二氧化硅层中形成，且在沟槽60t下由氧氮化硅层与第一氧化硅层构成的残留电介质层60具有例如在0. 1与5微米之间，且优选在0. 3与 5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的厚度T6。其次，参看图23，利用例如有机化学品移除光阻层168。使用在电介质层60中形成的沟槽60t提供一些空间，以在其中形成芯片间互连与芯片内互连。在芯片68中在穿透通孔170v (例如穿透通孔170b、170c、170d、170e和170f)的侧壁上形成的侧壁电介质层50 可防止过渡金属(例如铜)、68的IC装置中。图M为根据本发明一个实施例的显示图23 中所示的穿透通孔170v、沟槽60t和侧壁电介质层50的示意俯视透视图，且图23为沿图 24中所示的D-D线切割的横截面图。其次，参看图25，可在由穿透通孔170v暴露的层18J6和34上、在沟槽60t的侧壁与底部上、在电介质层50上和在支撑物801上的互连件或金属迹线3 上形成粘附/势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层52可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。接着，可在粘附/势垒层52上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、 通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与0. 8微米之间且优选在80纳米与0. 15微米之间的厚度。其次，具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与 5微米之间的厚度的导电层56可在种子层M上利用例如电镀工艺形成。粘附/势垒层52可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有例如小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。种子层M可包含或可为铜、钛-铜合金、镍、金或银层，具有例如小于1微米，例如在 10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层56可包含或可为电镀的铜、金或银金属层，具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与5微米之间的厚度。其次，参看图沈，利用研磨或抛光工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或者包含机械研磨和化学蚀刻的工艺，可移除在沟槽60t外部的层52、 M和56，并且可移除在电介质层60的上表面上的电介质层50。因此，电介质层60具有暴露的上表面60s，其可实质上与沟槽60t中的导电层56的经研磨或抛光表面56s共平面，且表面56s与60s可为实质上平坦。电介质层60在暴露的上表面60s与表面58s或6 之间具有例如在1与10微米之间，且优选在1与3微米之间或在2与5微米之间的厚度T7。 粘附/势垒层52与种子层M是在沟槽60t中的导电层56的侧壁与底部处，且在沟槽60t 中的导电层56的侧壁与底部被粘附/势垒层52与种子层M覆盖。在第一替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上和在支撑物801上的互连件或金属迹线3 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与 0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中以及在穿透通孔 170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0.5与3微米之间的厚度。在第二替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线3 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与 0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钽层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中以及在穿透通孔170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0.5与3微米之间的厚度。在第三替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线3 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含铬层上的铜或钛-铜合金单层， 厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中以及在穿透通孔170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的厚度。在移除在沟槽60t外部的层5254和56且移除在电介质层60的上表面上的电介质层50的步骤后，在沟槽60t中的层5254和56构成沟槽60t中的多个金属互连件(或镶嵌金属迹线)1，包含金属互连件(或镶嵌金属迹线)Ia与lb。在穿透通孔170v中的层52、 54和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图23中所示的穿透通孔170a、170b、170c、170d、170e和170f中的金属插塞(或金属通孔)5a,5b,5c, 5d,5e和5f。在芯片68中与在虚拟衬底62中的金属插塞5p各自由穿透通孔170v中的一个侧壁电介质层50包围。金属插塞是在虚拟衬底62中形成，而金属插塞^、5C、5d、5e 和5f是在同一芯片68中形成。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线3 可在金属插塞k低于互连层34上表面所在水平位置的两个部分之间。在芯片68中与在虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。在沟槽60t 中的金属互连件1，例如Ia与lb，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。举例来说，一个金属插塞5p，例如金属插塞fe，可在虚拟衬底62中形成，且在一个穿透通孔170v(例如穿透通孔170a)底部处导电层18的第一接触点上形成。另一金属插塞5p，例如金属插塞恥，可在一个芯片68中形成，且在另一穿透通孔170v(例如穿透通孔 170b)底部处导电层18的第二接触点上形成。另一金属插塞5p，例如金属插塞5c，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线35d在另一穿透通孔170v(例如穿透通孔170c)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5d， 可在一个芯片68中形成，且在一个芯片68的图案化金属层沈中的互连件或金属迹线35c 在另一穿透通孔170v(例如穿透通孔170d)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5f，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线3 在另一穿透通孔170v(例如穿透通孔170f)底部处的接触点上形成。另一金属插塞5p，例如金属插塞k，可在一个芯片68中形成，在位于另一金属插塞5p(例如金属插塞 5e)的左下方与右下方两个部分之间的支撑物(例如支撑物801)上的互连件或金属迹线 35a的接触点上形成，且在一个穿透通孔170v(例如穿透通孔170e)底部处在导电层18的第三接触点上形成。导电层18的前文所述的第一、第二和第三接触点可通过载体11的电介质或绝缘层20互相分离。一个金属互连件1，例如Ia或lb，可在虚拟衬底62上、在多个芯片68上形成且越过多个芯片68的多个边缘。金属互连件Ia可通过虚拟衬底62中的金属插塞如连接到在穿透通孔170a底部处导电层18的前文所述第一接触点；可通过一个芯片68中的金属插塞 5b连接到在穿透通孔170b底部处导电层18的前文所述第二接触点；可通过一个芯片68中的金属插塞5c连接到在穿透通孔170c底部处一个芯片68中的互连件或金属迹线35d的接触点；且可通过一个芯片68中的金属插塞5d连接到在穿透通孔170d底部处一个芯片 68中的互连件或金属迹线35c的接触点。金属互连件Ib可通过一个芯片68中的金属插塞 5f连接到在穿透通孔170f底部处一个芯片68中的互连件或金属迹线35b的接触点；可通过一个芯片68中的金属插塞k连接到在穿透通孔170e底部处导电层18的前文所述第三接触点；且可通过一个芯片68中的金属插塞k连接到支撑物801上的互连件或金属迹线 35a。金属互连件Ia可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。金属互连件Ib可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。因此，在一个芯片68中的一个半导体装置36可通过一个金属互连件1(例如Ia 或lb)连接到在一个芯片68中或在另一芯片68中的另一个半导体装置36，且可通过一个金属互连件1连接到在载体11中的导电层18在一个穿透通孔170v(例如穿透通孔170a、 170b或170e)底部处的接触点。金属互连件1各自可为信号迹线、位线、时钟总线、电源面、 电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图27，在形成图沈中所示结构之后，可在粘附/势垒层52的经研磨或抛光表面5 上、在种子层M的经研磨或抛光表面5如上、在导电层56的经研磨或抛光表面56s 上以及在电介质层60的经暴露上表面60s上形成绝缘或电介质层66。绝缘或电介质层66 可具有例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、 在0. 05与1微米之间或在0. 05与0. 5微米之间的厚度。绝缘或电介质层66例如可包含或可为通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅 (例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，厚度例如在0. 05与20 微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在 0. 05与0.5微米之间。或者，绝缘或电介质层66可包含或可为通过例如一种包含旋转涂覆工艺和固化工艺的工艺形成的聚合物层，厚度例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间。聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。接着，参看图观，虚拟衬底165可例如通过以下步骤连接到绝缘或电介质层66上。 首先，可利用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺，在绝缘或电介质层66的上表面上或在虚拟衬底165的底表面上形成胶合层116，其具有例如在3与 100微米之间，且优选在5与10微米之间或在10与30微米之间的厚度。其次，胶合层116 可任选经预固化或烘烤。接着，虚拟衬底165可放置于绝缘或电介质层66上，其中胶合层 116在绝缘或电介质层66与虚拟衬底165之间。其次，在对胶合层116施加机械或热压力的情况下，可使胶合层116在180摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层116将虚拟衬底165与绝缘或电介质层66接合。胶合层116可为聚合物层，例如环氧树脂、聚酰亚胺苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或硅氧烷层，厚度例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间。或者，胶合层116可用可在绝缘或电介质层66上形成的无机绝缘层(例如氧化硅)置换。在此情况中，可例如通过将虚拟衬底165的无机绝缘层(例如氧化硅)粘结到无机绝缘层116(例如氧化硅)上，将虚拟衬底165与绝缘或电介质层66接合。虚拟衬底 165的氧化硅层接触氧化硅层116。虚拟衬底165可为圆形晶片、虚拟硅晶片、矩形面板，或多晶硅、玻璃、硅或陶瓷衬底。在按以下工艺中所述进行研磨或抛光之前，虚拟衬底165可具有例如大于100微米，例如在100与1，500微米之间，且优选在200与500微米之间或在100与300微米之间的厚度。在一个实施例中，在将虚拟衬底165与绝缘或电介质层66接合之前，没有在虚拟衬底165中或在虚拟衬底165的顶表面或底表面上预先形成电路。虚拟衬底165可具有上表面，其轮廓实质上与载体11上表面的轮廓相同。接着，参看图四，可在虚拟衬底165上利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层166，然后，可采用曝光工艺与显影工艺，在光阻层166中形成多个开孔 166a，暴露出虚拟衬底165的多个区域。在曝光工艺与显影工艺之后，光阻层166可具有例如在10与200微米之间的厚度。图30显示具有如图四中所示的开孔166a的光阻层166 的示意性俯视图，且图30可为沿图四中所示的E-E线切割的横截面图。接着，参看图31，在虚拟衬底165中且在光阻层166中的开孔166a下利用例如化学蚀刻工艺或等离子蚀刻工艺形成多个开孔165a，暴露出胶合层116，然后，利用例如有机化学品移除图案化光阻层166。或者，当胶合层116经氧化硅层置换，且虚拟衬底165具有与氧化硅层116粘结的氧化硅层时，在虚拟衬底165中且在光阻层166中的开孔166a下利用例如化学蚀刻工艺或等离子蚀刻工艺形成开孔165a，暴露出虚拟衬底165的氧化硅层， 接着，利用例如有机化学品移除图案化光阻166。图32显示具有如图31中所示的开孔16 的虚拟衬底165的示意性俯视图，且图31可为沿图32中所示的F-F线切割的横截面图。或者，可在图31中所示的虚拟衬底165上，例如通过以下步骤形成硬掩模(未图示)，例如氧化硅或氮化硅。首先，可在图观中所示的虚拟衬底165上形成氧化硅或氮化硅硬掩模。其次，可在硬掩模上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层166。接着，可采用曝光工艺与显影工艺，在光阻层166中形成多个开孔166a，暴露出硬掩模的多个区域。其次，在硬掩模中且在光阻层166中的开孔166a下利用例如湿蚀刻工艺或等离子蚀刻工艺形成多个开孔，暴露出虚拟衬底165的多个区域。接着，利用例如有机化学品移除图案化光阻层166。其次，在虚拟衬底165中且在硬掩模中的开孔下利用例如化学蚀刻工艺或等离子蚀刻工艺形成多个开孔165a，暴露出胶合层116。或者，当胶合层116 经氧化硅层置换，且虚拟衬底165具有与氧化硅层116粘结的氧化硅层时，在虚拟衬底165 中且在硬掩模中的开孔下利用例如化学蚀刻工艺或等离子蚀刻工艺形成开孔165a，暴露出虚拟衬底165的氧化硅层。硬掩模将通过以下研磨或抛光工艺移除。接着，参看图33，多个芯片72可被安装在绝缘或电介质层66上以及在虚拟衬底165中的开孔16 内，且芯片72的有源侧在芯片72的底部处，且背面在芯片72的顶部处。 在一种情况中，一个芯片72可具有与另一芯片72不同的电路设计。另外，在另一种情况中， 一个芯片72可具有与另一芯片72相同的电路设计。或者，一个芯片72可具有与另一芯片 72不同的面积(上表面)或大小。另外，在另一种情况中，一个芯片72可具有与另一芯片 72相同的面积(上表面)或大小。图34为显示芯片72被安装在虚拟衬底165中的开孔 165a内的示意性俯视图的实例，且图33为沿图34的示意性俯视图中所示的G-G线切割的横截面图。在绝缘或电介质层66上和在开孔16 中安装芯片72可例如通过以下方式进行 首先，在芯片72的有源侧上或在胶合层116上形成胶合材料(未图示)，接着将芯片72放置在开孔16 中以及在胶合层116上，其中胶合材料接触胶合层116，然后在对胶合材料施加机械或热压力的情况下，使胶合材料在180摄氏度与350摄氏度之间的温度中固化。因此，可使用胶合材料将芯片72与胶合层116接合。芯片72各自可包含半导体衬底96、在半导体衬底96中和/或在其上的多个半导体装置102、在半导体衬底96下的钝化层74、在半导体衬底96与钝化层74之间的多个电介质层82、108、104和100、在半导体衬底96与钝化层74之间的图案化金属层114、在半导体衬底96与钝化层74之间的互连层106、在电介质层108中的多个通孔插塞11 和在电介质层100中的多个通孔插塞106a。半导体衬底96在各芯片72的背面处，而半导体装置 102、钝化层74、图案化金属层114、互连层106、电介质层82、108、104和100以及通孔插塞 106a与11 在各芯片72的有源侧处。半导体衬底96可为适当衬底，例如硅衬底、硅-锗(SiGe)衬底或砷化镓(GaAs) 衬底。在按以下工艺中所述减薄之前，半导体衬底96可具有例如大于100微米，例如在100 与500微米之间，且优选在150与250微米之间或在100与300微米之间的厚度。半导体装置102各自可为双极晶体管、P通道金属氧化物半导体(PM0Q晶体管、N 通道金属氧化物半导体(NMOQ晶体管或双扩散金属氧化物半导体(DM0Q晶体管。半导体装置102各自可具有或非门、与非门、与门、或门、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、快闪存储器单元、非挥发性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、磁随机存取存储器(MRAM)单元、读出放大器、 变换器、运算放大器、加法器、多路转换器、双工器、倍增器、模-数(A/D)转换器、数-模(D/ A)转换器、模拟电路、互补金属氧化物半导体(CM0Q传感器或电荷耦合装置(CCD)。钝化层74可包含或可为底表面附接到胶合层116的无机电介质层，且无机电介质层可为氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)或氧氮化硅(例如SiON)层，厚度例如在0. 3与1. 5微米之间。或者，芯片72各自可进一步在钝化层74的无机电介质层的底表面之下与之上含有有机聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂或硅氧烷层，厚度例如大于3微米，例如在3与20微米之间，且优选在 5与12微米之间。在此情况中，有机聚合物层具有附接到胶合层116的底表面。所述有机聚合物层的上表面接触钝化层74的无机电介质层的底表面。 或者，可在钝化层74中形成多个开孔(未图示)，其各自具有例如在0. 5与100微米之间且优选在20与60微米之间的宽度，且暴露出图案化金属层114的多个接触点。
电介质层82可在钝化层74与电介质层108之间。电介质层108可在电介质层82与104之间且在层106与114之间。电介质层104可在电介质层100与108之间。电介质层82、108和104各自可包含氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)或具有在1. 8与3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石)。电介质层82、108和104各自可具有例如在10纳米与2微米之间，且优选在50纳米与1微米之间的厚度。在电介质层104与半导体衬底96之间且在互连层106与半导体衬底96之间的电介质层100可包含或可为磷硅酸盐玻璃(PSG)、硼磷-硅酸盐玻璃(BPSG)、氧化硅(例如 SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或具有在1. 8 与3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石)层。电介质层 100可具有例如在10纳米与1微米之间的厚度。图案化金属层114例如可包含具有例如在0. 3与3微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层。含钛层可在电介质层108与铝-铜合金层之间以及在铝-铜合金层上，且铝-铜合金层在钝化层74 与含钛层之间。含钛层可为钛、氮化钛或钛-钨合金单层，具有例如小于0. 2微米，例如在 0. 02与0. 15微米之间的厚度。或者，在从电介质层108的侧面到钝化层74的侧面的图中，图案化金属层114可包含具有例如在0. 5与3微米之间的厚度的镍层，以及在所述镍层之下和之上具有例如在 0. 01与1微米之间的厚度的金层。镍层在电介质层108与金层之间，且金层在镍层与钝化层74之间。或者，图案化金属层114可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光(CMP)工艺)形成，且可由以下构成底部接触钝化层74的经电镀铜层、在经电镀铜层顶部与侧壁处的粘附/势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层的顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层108之间的第一部分，和在经电镀铜层的侧壁处的第二部分。经电镀铜层可具有例如小于1. 5微米(例如在0. 15与1. 2微米之间)或小于3微米(例如在0. 3与3微米之间)的厚度。经电镀铜层可具有例如小于1微米，例如在0. 05与1微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、钛-钨合金、氮化钛、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。互连层106例如可包含碳纳米管。或者，互连层106可由在电介质层104中的图案化金属层构成。在第一替代方案中，图案化金属层106可包含具有例如在10纳米与2微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层，例如氮化钛、钛-钨合金或钛单层。含钛层可在铝-铜合金层上且在电介质层100与铝-铜合金层之间，且铝-铜合金层可在电介质层104中。在第二替代方案中，图案化金属层106可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光(CMP)工艺)形成，且可由以下构成底部接触电介质层108的经电镀铜层、在经电镀铜层顶部与侧壁处的粘附/势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层100之间的第一部分，和在经电镀铜层的侧壁处的第二部分。经电镀铜层可具有例如小于2微米，例如在0. 15与 1微米之间或在10纳米与2微米之间的厚度。经电镀铜层可具有例如小于1微米，例如在 0. 05与1微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、 氮化钛、钛-钨合金、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。在电介质层82中的图案化金属层114可通过电介质层108中的通孔插塞11 连接到电介质层104中的互连层106。在电介质层104中的互连层106可通过电介质层100 中的通孔插塞106a连接到半导体装置102。通孔插塞11 可包含在电介质层108中的经电镀铜、钨或碳纳米管。通孔插塞106a可包含在电介质层100中的经电镀铜、钨或碳纳米管。芯片72各自可包含由互连层106、图案化金属层114和通孔插塞106a与11 提供的多个互连件或金属迹线55a、5^和55c。互连件或金属迹线5如、5恥和55c各自可连接到一个或一个以上半导体装置102，且可为信号迹线、位线、时钟总线、电源面、电源总线、 电源迹线、接地面、接地总线或接地迹线。或者，芯片72各自可进一步包含在胶合层116与钝化层74之间的图案化金属层 (未图示)，其具有大于图案化金属层114且大于互连层106的厚度。在钝化层74下的图案化金属层可包含在钝化层74下的经电镀金属层、在经电镀金属层与钝化层74之间的粘附/势垒金属层，以及在经电镀金属层与粘附/势垒金属层之间的种子层。在从钝化层74 的侧面到胶合层116的侧面的图中，粘附/势垒金属层可在种子层上，且种子层可在经电镀金属层上。经电镀金属层的侧壁未被粘附/势垒金属层与种子层覆盖。粘附/势垒金属层可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽或镍层，厚度例如小于0. 6微米，例如在1纳米与0. 5微米之间或在0. 005与0. 1微米之间。种子层可包含或可为铜、钛-铜合金、银、金或镍层，厚度例如小于0. 8微米，例如在5纳米与0. 1微米之间或在10纳米与0. 8 微米之间。粘附/势垒金属层与种子层各自可通过例如溅镀工艺等适当工艺形成。经电镀金属层可包含或可为电镀铜、电镀银或电镀金层，厚度例如大于2微米，例如在2与30微米之间，且优选在3与10微米之间或在5与25微米之间。或者，当形成开孔16 之后，虚拟衬底165的氧化硅层仍然留在氧化硅层116上， 且由虚拟衬底165中的开孔16 暴露时，可例如通过将在各芯片72的有源侧处的钝化层 74的另一个氧化硅层与在钝化层74下的虚拟衬底165的残留氧化硅层粘结，来将芯片72 安装在绝缘或电介质层66上和在开孔16 中。钝化层74的氧化硅层接触虚拟衬底165 的氧化硅层。因此，可使用这些氧化硅层将芯片72与绝缘或电介质层66接合。或者，形成图33与34中所示结构的另一种技术是通过以下方式进行首先提供图案化虚拟衬底165，例如图案化虚拟晶片、图案化面板、图案化硅框架，或图案化的多晶硅、玻璃、硅、陶瓷或聚合物衬底，其中多个开孔16 穿过图案化虚拟衬底165 ；其次使用层 116，将图案化虚拟衬底165与绝缘或电介质层66接合，其可认为是图观中所示的步骤；然后，将芯片72安装在绝缘或电介质层66上以及在图案化虚拟衬底165中的开孔16 内， 其可认为是图33中所示的步骤。如图33与34中所示，有多个间隙如，其各自在虚拟衬底165与一个芯片72之间，且有多个间隙8a(图中显示其中一者)，其各自在相邻两个芯片72之间。间隙如各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D4。间隙8a各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D5。图35显示形成具有与图33中所示相同的横截面图的结构的另一种技术。图33 为沿图35的示意性俯视图中所示的G-G线切割的横截面图。图33与35中所示的结构可例如通过以下步骤形成。首先，可在图27中所示的绝缘或电介质层66上，利用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺形成前文所述的胶合层116。其次， 胶合层116可任选经预固化或烘烤。接着，前文所述的芯片72与多个单独的虚拟衬底165 可放置于胶合层116上。当在相邻两个芯片72之间的间隙过大(例如大于500或1，000 微米)时，一个或一个以上单独的虚拟衬底165可放置于所述间隙中。或者，当在相邻两个芯片72之间的间隙足够小(例如小于500或1，000微米)时，不可在所述间隙中放置单独的虚拟衬底165。其次，在对胶合层116施加机械或热压力的情况下，胶合层116可在180 摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层116将单独的虚拟衬底165和芯片72与绝缘或电介质层66接合。单独的虚拟衬底165例如可为单独硅条块、 单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。或者，参看图33与35，胶合层116可用在绝缘或电介质层66上形成的氧化硅层置换。在此情况中，将芯片72与层66接合以及将单独的虚拟衬底165与层66接合可例如通过将在各芯片72的有源侧处的钝化层74的另一个氧化硅层与氧化硅层116粘结以及通过将各单独虚拟衬底165的另一个氧化硅层与氧化硅层116粘结来进行。各芯片72的钝化层74的氧化硅层接触氧化硅层116，且各单独虚拟衬底165的氧化硅层接触氧化硅层116。 因此，可使用这些氧化硅层将芯片72和单独的虚拟衬底165与绝缘或电介质层66接合。如图33与35中所示，有多个间隙如，其各自在一个芯片72与一个单独的虚拟衬底165之间，且有多个间隙8a(图中显示其中一者)，其各自在相邻两个芯片72之间。间隙 4a各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D4。间隙8a各自可具有例如小于500微米，例如在1 与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D5。在一个实施例中，在将单独虚拟衬底165与绝缘或电介质层66接合之前，没有在各单独虚拟衬底165中或在各单独虚拟衬底165的顶表面或底表面上预先形成电路。参看图36，在图33与34中或在图33与35中所示步骤之后，可在各芯片72的半导体衬底96的背面上、在虚拟衬底165上及在间隙如与8a中形成包封/间隙充填材料98， 例如多晶硅、氧化硅或聚合物。如果包封/间隙充填材料98为多晶硅，那么此多晶硅可通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成。如果包封/间隙充填材料98为氧化硅，那么此氧化硅可通过化学气相沉积(CVD)工艺、等离子增强化学气相沉积(PECVD)工艺或常压化学气相沉积(APCVD)工艺形成。如果包封/间隙充填材料98 为聚合物，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)， 那么此聚合物可通过包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。其次，参看图37，包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165通过例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到一个芯片72的半导体衬底96减薄到厚度T8 例如在1与100微米之间、在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间为止。优选情况是，在研磨或抛光工艺之后，各芯片72可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底165可减薄到厚度T9 例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙如与8a中的包封/间隙充填材料98可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T10。在各芯片72背面处的半导体衬底96的经研磨或抛光表面96s，和虚拟衬底165的经研磨或抛光表面16 可为实质上平坦，且未被包封/ 间隙充填材料98覆盖。经研磨或抛光的表面16 可实质上与各芯片72的经研磨或抛光表面96s且与间隙如和8a中的包封/间隙充填材料98的经研磨或抛光表面98s共平面。或者，图38与39显示形成图37中所示结构的另一技术。参看图38，在图33与 34中或在图33与35中所示步骤之后，可在各芯片72的半导体衬底96的背面上、在虚拟衬底165上和在间隙如与8a中形成包封/间隙充填材料98，例如多晶硅或氧化硅，然后可在包封/间隙充填材料98上以及在间隙如与8a中形成聚合物99，例如成型配料、聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)。在间隙如与8a中的包封/间隙充填材料98可具有例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间的垂直厚度T11。接着，参看图39，机械研磨工艺可例如在水存在下利用磨擦或研磨垫进行，以研磨聚合物99、包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165，直到移除所有聚合物99，且直到达到间隙如与8a中的包封/间隙充填材料98的预定垂直厚度T12为止。预定垂直厚度T12可例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间。磨擦或研磨垫可具有平均颗粒大小例如在0. 5与15微米之间的粗砂粒，以便进行机械研磨工艺。然后可例如利用抛光垫，以含有化学品的浆液和平均颗粒大小例如在0. 02与0. 05微米之间的精细磨料(如二氧化硅)进行化学-机械抛光(CMP) 工艺，以抛光虚拟衬底165、各芯片72的半导体衬底96的背面和在间隙如与8a中的包封 /间隙充填材料98，直到一个芯片72的半导体衬底96减薄到厚度T8在1与30微米之间， 且优选在2与5微米之间、在2与10微米之间、在2与20微米之间或在3与30微米之间， 如图37中所示。在化学-机械抛光(CMP)工艺之后，在各芯片72背面处的半导体衬底96的经抛光表面96s以及虚拟衬底165的经抛光表面16 可为实质上平坦，且未被包封/间隙充填材料98覆盖。经抛光的表面16 可实质上与各芯片72的经抛光表面96s且与间隙如与 8a中的包封/间隙充填材料98的经抛光表面98s共平面。经抛光的表面96s、16 和98s 可具有例如小于20纳米的微观粗糙度。使用极精细磨料(如二氧化硅)与相对较弱的化学药品腐蚀进行的化学-机械抛光(CMP)工艺将产生几乎不存在变形与刮痕的表面96s、 16 和98s，且这意谓化学-机械抛光(CMP)工艺特别适合于最后的抛光步骤，产生干净表面96s、16 和98s。可使用机械研磨工艺与化学-机械抛光(CMP)工艺，以产生各芯片72 的极薄半导体衬底96。因此，在化学-机械抛光(CMP)工艺之后，各芯片72可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，虚拟衬底165 可减薄到厚度T9例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，且间隙如与8a中的包封/间隙充填材料98可减薄到厚度TlO例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。参看图40，在形成图37中所示结构之后，在表面96s、16 和98s上形成电介质层 88。电介质层88可具有例如在0. 5与30微米之间，且优选在1与20微米之间、在1与10 微米之间、在1与5微米之间或在1与3微米之间的厚度。电介质层88例如可为通过例如化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的无机层。所述无机层可为例如氧化硅(例如SiO2)、氮化硅(例如 Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，或包含氧化硅、氮化硅、碳氮化硅和氧氮化硅的层。所述无机层可具有例如在0. 5与30微米之间， 且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层88可为聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)层，其是通过例如包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。所述聚合物层可具有例如在0. 5与30微米之间，且优选在1 与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层88可由多个无机层构成，其包含蚀刻停止层，例如氧氮化硅蚀刻停止层。当蚀刻图案蚀刻达到电介质层88中时，将稍后使用蚀刻停止层来停止蚀刻。在此情况中，电介质层88例如可由以下构成在表面96s、16 和98s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上具有例如在0. 1与5微米之间或在0. 3与1. 5微米之间的厚度的第二氧化硅层。接着，参看图41，在芯片72中以及在虚拟衬底165中通过以下步骤形成多个穿透通孔164v(包含穿透通孔164a、164b、164c、164d和16 )，暴露出金属互连件1的导电层 56，且暴露出芯片72的层114与106。首先，在电介质层88上，利用例如旋转涂覆工艺或层合工艺等适当工艺形成光阻层，例如正型光敏性光阻层或负型光敏性光阻层。其次，可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺在光阻层中形成多个开孔，暴露出电介质层88。光阻层可具有例如在3与50微米之间的厚度。接着，利用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的电介质层88。其次，蚀刻掉在光阻层中的开孔下的虚拟衬底165和在光阻层中的开孔下的芯片72，直到光阻层中的开孔暴露出在芯片72中的层106与114的预定区域以及金属互连件1的导电层56的预定区域为止。接着，利用例如有机化学品移除光阻层。因此，在芯片72中以及在虚拟衬底165中形成穿透通孔164v，包含通孔16 到16 ，暴露出金属互连件1的导电层56的预定区域，且暴露出芯片72的层114与106的预定区域。穿透通孔16 是在虚拟衬底165中形成，穿透通孔 164b与16 是在一个芯片72中形成，而穿透通孔164d与16 是在另一芯片72中形成。或者，在芯片72中以及在虚拟衬底165中形成穿透通孔164v的另一技术可通过以下步骤进行。首先，可在电介质层88上，利用例如旋转涂覆工艺或层合工艺形成光阻层， 例如正型光敏性光阻层或负型光敏性光阻层。其次，可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺在光阻层中形成多个开孔，暴露出电介质层88。接着，通过使用例如各向异性等离子蚀刻工艺移除在光阻层中的开孔下的电介质层88，在电介质层88中以及在光阻层中的开孔下形成多个开孔，暴露出虚拟衬底165和芯片72的半导体衬底96。其次，利用例如有机化学品移除光阻层。接着，可蚀刻掉在电介质层88中的开孔下的虚拟衬底165和在电介质层88中的开孔下的芯片72，直到电介质层88中的开孔暴露出在芯片72 中的层114与106的预定区域以及金属互连件1的导电层56的预定区域为止。因此，可在芯片72中以及在虚拟衬底165中形成穿透通孔164v，包含穿透通孔164a、164b、164c、164d 和164e，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106。穿透通孔 164a是在虚拟衬底165中形成，穿透通孔164b与16 是在一个芯片72中形成，而穿透通孔164d与16 是在另一芯片72中形成。穿透通孔164v，例如穿透通孔16乜、164b、16如、 164d或16 ，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30 微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在 1与3微米之间的宽度或直径。一个穿透通孔164v，例如穿透通孔164a，穿过电介质层88、虚拟衬底165、层116 和绝缘或电介质层66，暴露出一个金属互连件1的导电层56。另一穿透通孔164v，例如穿透通孔164b，穿过电介质层88，穿过半导体衬底96、电介质层82、108、104和100以及一个芯片72的钝化层74，穿过层116，且穿过绝缘或电介质层66，暴露出一个金属互连件1的导电层56。另一穿透通孔164v，例如穿透通孔164c，穿过电介质层88且穿过一个芯片72的半导体衬底96与电介质层100，暴露出在一个芯片72的互连层106中的互连件或金属迹线 55c0另一穿透通孔164v，例如穿透通孔164d，穿过电介质层88，且穿过一个芯片72的半导体衬底96与电介质层100、104和108，暴露出在一个芯片72的图案化金属层114中的互连件或金属迹线^b。另一穿透通孔164v，例如穿透通孔164e，穿过电介质层88，穿过半导体衬底96、电介质层82、108、104和100以及一个芯片72的钝化层74，穿过层116，且穿过绝缘或电介质层66，暴露出在一个芯片72的互连层106中的互连件或金属迹线55a，且暴露出一个金属互连件1的导电层56。由层66、116、74、82和108提供的支撑物802在金属互连件Ib的导电层56与由穿透通孔16 暴露的互连层106中的互连件或金属迹线5 之间，以达到支撑暴露的互连件或金属迹线55a的目的。支撑物802可具有例如在0. 5与10 微米之间且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与 10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图42到44为显示图41中所示的穿透通孔16 与互连件或金属迹线55a的示意性俯视透视图的三个实例。如图41与42中所示，在一个芯片72中的穿透通孔16 暴露出一个芯片72中的互连件或金属迹线55a，且暴露出在一个芯片72下的金属互连件Ib的导电层56的两个区域。互连件或金属迹线5 具有由穿透通孔16 暴露的线形区域，在水平方向上从穿透通孔16 的一侧，经过穿透通孔16 的中心，延伸到穿透通孔16 的相对侧。在金属互连件Ib的导电层56与互连层106中的互连件或金属迹线55a的经暴露线形区域之间的前文所述的支撑物802可为线形，类似于互连件或金属迹线55a的经暴露线形区域。优选穿透通孔16 在俯视透视图中可为(但不限于)圆形。如图41与43中所示，在一个芯片72中的穿透通孔16 暴露出一个芯片72中的互连件或金属迹线55a，且暴露出在一个芯片72下的金属互连件Ib的导电层56的区域。 互连件或金属迹线5 具有由穿透通孔16 暴露的半岛区域，在水平方向上从穿透通孔164e的一侧，至少延伸到穿透通孔16 的中心，但未到达穿透通孔16 的相对侧；互连件或金属迹线5 具有由穿透通孔16 暴露的末端。在金属互连件Ib的导电层56与互连层106中的互连件或金属迹线5 的经暴露半岛区域之间的前文所述的支撑物802可为半岛形，类似于互连件或金属迹线5 的经暴露半岛区域。优选穿透通孔16 在俯视透视图中可为(但不限于)圆形。如图41与44中所示，在一个芯片72中的穿透通孔16 暴露出一个芯片72中的互连件或金属迹线55a，且暴露出在一个芯片72下的金属互连件Ib的导电层56的区域。 互连件或金属迹线5 具有由穿透通孔16 暴露的半岛区域，在水平方向上从穿透通孔 164e的一侧，至少延伸到穿透通孔16 的中心，但未到达穿透通孔16 的相对侧；互连件或金属迹线5 具有由穿透通孔16 暴露的圆形末端。在金属互连件Ib的导电层56与互连层106中的互连件或金属迹线5 的经暴露半岛区域之间的前文所述的支撑物802可为半岛形，类似于互连件或金属迹线5 的经暴露半岛区域。穿优选透通孔16 在俯视透视图中可为(但不限于)圆形。图42A为显示图41中所示的穿透通孔16 与互连件或金属迹线55a的示意性俯视透视图的实例。在此情况中，穿透通孔16 可为(但不限于)椭圆形，且具有例如在1 与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3 与10微米之间的宽度W3。在一个芯片72中的椭圆形穿透通孔16 暴露出一个芯片72中的互连件或金属迹线55a，且暴露出在一个芯片72下的金属互连件Ib的导电层56的两个区域。互连件或金属迹线5 具有由椭圆形穿透通孔16 暴露的线形区域，在水平方向上从椭圆形穿透通孔16 的一侧，经过椭圆形穿透通孔16 的中心，延伸到椭圆形穿透通孔 164e的相对侧。在金属互连件Ib的导电层56与互连层106中的互连件或金属迹线5 的经暴露线形区域之间的前文所述的支撑物802可为线形，类似于互连件或金属迹线55a的经暴露线形区域。由椭圆形穿透通孔16 暴露的互连件或金属迹线5 具有例如在0. 3 与30微米之间，且优选在0. 3与20微米之间、在0. 3与10微米之间、在0. 3与5微米之间或在0. 3与1微米之间的宽度W4。在椭圆形穿透通孔16 的长轴终点与由椭圆形穿透通孔16 暴露的互连件或金属迹线55a的一个边缘(其比另一相对边缘更接近所述终点) 之间的水平距离S2可例如在1与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3与10微米之间。其次，参看图45，在电介质层88的上表面上、在金属互连件1由穿透通孔164v (例如穿透通孔164a、164b和16 )暴露的导电层56上、在芯片72由穿透通孔164v(例如穿透通孔164c、164d和164e)暴露的层106与114上以及在穿透通孔164v的侧壁上形成电介质层90。电介质层90可由绝缘材料构成。举例来说，电介质层90可为具有例如在20纳米与1微米之间的厚度的无机层，且无机层可为氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层。或者，电介质层 90可为具有例如在1与10微米之间，且优选在1与5微米之间的厚度的聚合物层，且聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。其次，参看图46，可在电介质层90上利用例如旋转涂覆工艺或层合工艺形成光阻层162，例如正型光敏性光阻层或负型光敏性光阻层。接着，可采用使用IX步进器的曝光工艺与使用湿式化学的显影工艺，在光阻层162中形成多个开孔162a，暴露出电介质层90。 光阻层162可具有例如在0. 5与30微米之间的厚度。接着，参看图47，可通过例如使用各向异性等离子蚀刻工艺蚀刻在开孔16 下的电介质层90来移除在层56、106和114上以及在开孔16 下的电介质层88的上表面上形成的电介质层90。在穿透通孔164v底部处、在开孔16 下的电介质层88的上表面上以及在支撑物802上的互连件或金属迹线5 的上表面上的电介质层90可被蚀刻掉。因此，在穿透通孔164v底部处的层56、106和114、在开孔16 下的电介质层88的上表面以及在支撑物802上的互连件或金属迹线5 都由开孔16 暴露出来，且电介质层90仍然留在穿透通孔164v的侧壁上，因此被称为在穿透通孔164v中的侧壁电介质层。侧壁电介质层90 是在芯片72中或在虚拟衬底165中的穿透通孔164v的侧壁上形成，且由芯片72的半导体衬底96或由虚拟衬底165包围。其次，参看图48，可在电介质层88中通过使用例如各向异性等离子蚀刻工艺蚀刻在开孔16 下的电介质层88与侧壁电介质层90达到深度D6例如在0. 1与5微米之间且优选在0. 5与3微米之间，来形成多个沟槽88t (即镶嵌开孔)。优选情况是，电介质层88 与侧壁电介质层90具有相同材料，例如氮化硅、氧化硅或氧氮化硅。在蚀刻工艺之后，在沟槽88t下的电介质层88具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5 与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T13。或者，可将蚀刻停止技术应用于形成电介质层88中的沟槽88t的工艺。在此情况中，电介质层88由前文所述的无机层构成，例如包含在表面96s、16k和98s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层和在氧氮化硅层上的第二氧化硅层。可通过蚀刻在开孔16 下的电介质层88的第二氧化硅层和在开孔16 下的侧壁电介质层90，直到开孔16 暴露出电介质层88的氧氮化硅层为止，在电介质层88中形成沟槽88t。因此，沟槽88t是在电介质层88的第二氧化硅层中形成，且在沟槽88t下由氧氮化硅层与第一氧化硅层构成的残留电介质层88具有例如在0. 1与5微米之间，且优选在0. 3 与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的厚度 T13。其次，参看图49，利用例如有机化学品移除光阻层162。使用在电介质层88中形成的沟槽88t提供一些空间，以在其中形成芯片间互连与芯片内互连。在芯片72中在穿透通孔164v (例如穿透通孔164b、164c、164d和16 )的侧壁上形成的侧壁电介质层90可防止过渡金属(例如铜)、钠或水分渗透到芯片72的IC装置中。图50为根据本发明一个实施例的显示图49中所示的穿透通孔164v、沟槽88t和侧壁电介质层90的示意性俯视透视图，且图49为沿图50中所示的H-H线切割的横截面图。其次，参看图51，可在由穿透通孔164v暴露的层56、106和114上、在沟槽88t的侧壁与底部上、在电介质层90上和在支撑物802上的互连件或金属迹线5 上形成粘附/ 势垒层92，其具有例如小于1微米，例如在1纳米与0. 5微米之间且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层92可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。接着，可在粘附/势垒层92上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层94，其具有例如小于1微米，例如在10纳米与0. 8微米之间且优选在80纳米与 0. 15微米之间的厚度。其次，可在种子层94上利用例如电镀工艺形成导电层86，其具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与5微米之间的厚度。粘附/势垒层92可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有例如小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。种子层94可包含或可为铜、钛-铜合金、镍、金或银层，具有例如小于1微米，例如在 10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层86可包含或可为电镀的铜、金或银金属层，具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与5微米之间的厚度。其次，参看图52，利用研磨或抛光工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或包含机械抛光与化学蚀刻的工艺，可移除在沟槽88t外部的层92、94 和86，且可移除在电介质层88的上表面上的电介质层90。因此，电介质层88具有暴露的上表面88s，其可实质上与沟槽88t中的导电层86的经研磨或抛光表面86s共平面，且表面 86s与88s可为实质上平坦。电介质层88在暴露的上表面88s与表面96s或16 之间具有例如在1与10微米之间，且优选在1与3微米之间或在2与5微米之间的厚度T14。粘附/势垒层92与种子层94是在沟槽88t中的导电层86的侧壁与底部处，且在沟槽88t中的导电层86的侧壁与底部被粘附/势垒层92与种子层94覆盖。在第一替代方案中，在移除在沟槽88t外部的层92、94和86且移除在电介质层88 的上表面上的电介质层90的步骤后，粘附/势垒层92可为在沟槽88t的侧壁与底部上、在穿透通孔164v底部处的层56、106和114上、在侧壁电介质层90上和在支撑物802上的互连件或金属迹线^a上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与 0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中以及在穿透通孔 164v中的经电镀铜层。在沟槽88t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0.5与3微米之间的厚度。在第二替代方案中，在移除在沟槽88t外部的层92、94和86且移除在电介质层88 的上表面上的电介质层90的步骤后，粘附/势垒层92可为在沟槽88t的侧壁与底部上、在穿透通孔164v底部处的层56、106和114上、在侧壁电介质层90上和在支撑物802上的互连件或金属迹线5 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与 0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含钽层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中以及在穿透通孔164v中的经电镀铜层。在沟槽88t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与 3微米之间的厚度。在第三种替代方案中，在移除在沟槽88t外部的层92、94和86且移除在电介质层 88的上表面上的电介质层90的步骤后，粘附/势垒层92可为在沟槽88t的侧壁与底部上、 在穿透通孔164v底部处的层56、106和114上、在侧壁电介质层90上和在支撑物802上的互连件或金属迹线5 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含铬层上的铜或钛-铜合金单层， 厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中以及在穿透通孔164v中的经电镀铜层。在沟槽88t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的厚度。在移除在沟槽88t外部的层92、94和86且移除在电介质层88的上表面上的电介质层90的步骤后，在沟槽88t中的层92、94和86构成沟槽88t中的多个金属互连件(或镶嵌金属迹线)2，包含金属互连件加与2b。在穿透通孔164v中的层92、94和86构成穿透通孔164v中的多个金属插塞(或金属通孔)6p，包含分别在如图49中所示的穿透通孔 164a、164b、164c、164d和16 中的金属插塞(或金属通孔)6a、6b、6c、6d和6e。在芯片72 中与在虚拟衬底165中的金属插塞6p各自由穿透通孔164v中的一个侧壁电介质层90包围。金属插塞6a是在虚拟衬底165中形成，金属插塞6b与6c是在一个芯片72中形成，而金属插塞6d与6e是在另一芯片72中形成。在芯片72中与在虚拟衬底165中形成的这些金属插塞6p可连接金属互连件2与在芯片72中的半导体装置102，且连接金属互连件1与 2。支撑物802以及在支撑物802上在互连层106中的互连件或金属迹线5 可在金属插塞6e低于互连层106的上表面所在水平位置的两个部分之间。在沟槽88t中的金属互连件2，例如加与2b，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。举例来说，一个金属插塞6p，例如金属插塞6a，可在虚拟衬底165中形成，且在一个金属互连件1(例如金属互连件lb)的导电层56在一个穿透通孔164v(例如穿透通孔 164a)底部处的接触点上形成。另一金属插塞6p，例如金属插塞6e，可在一个芯片72中形成，在位于另一金属插塞6p(例如金属插塞6e)的左下方与右下方两个部分之间的支撑物 (例如支撑物80 上的互连件或金属迹线5 的接触点上形成，且在一个金属互连件1 (例如金属互连件lb)中的导电层56在另一穿透通孔164v(例如穿透通孔164e)底部处的另一接触点上形成。另一金属插塞6p，例如金属插塞6d，可在一个芯片72中形成，且在一个芯片 72中的互连件或金属迹线5 在另一穿透通孔164v(例如穿透通孔164d)底部处的接触点上形成。另一金属插塞6p，例如金属插塞6b，可在另一芯片72中形成，且在另一金属互连件1(例如金属互连件la)中的导电层56在另一穿透通孔164v(例如穿透通孔164b)底部处的另一接触点上形成。另一金属插塞6p，例如金属插塞6c，可在另一芯片72中形成，且在另一芯片72中的互连件或金属迹线55c在另一穿透通孔164v(例如穿透通孔164c)底部处的接触点上形成。金属互连件加可在虚拟衬底165上、在多个芯片72上形成且越过多个芯片72的多个边缘。金属互连件加可通过一个芯片72中的金属插塞6b连接到金属互连件Ia在穿透通孔164b底部处的接触点；可通过一个芯片72中的金属插塞6c连接到在一个芯片72 中的互连件或金属迹线55c在穿透通孔16 底部处的接触点；且可通过另一芯片72中的金属插塞6d连接到在另一芯片72中的互连件或金属迹线5 在穿透通孔164d底部处的接触点。在穿透通孔164b、16 和164d底部处的这些接触点可通过金属互连件加互相连接。金属互连件2b可在多个芯片72上形成，以连接多个芯片72中的多个半导体装置102。金属互连件2b可通过一个芯片72中的金属插塞6e连接到金属互连件Ib在穿透通孔16 底部处的接触点；可通过一个芯片72中的金属插塞6e和互连件或金属迹线55a 连接到一个芯片72中的一个或一个以上半导体装置102 ；且可通过另一芯片72中的另一金属插塞6p连接到在另一芯片72中的互连件或金属迹线55a、5^或55c在另一穿透通孔 164v底部处的接触点。因此，在一个芯片72中的一个半导体装置102可通过一个金属互连件2 (例如加或2b)连接到一个芯片72中或另一芯片72中的另一半导体装置102，且可通过一个金属互连件2连接到在一个金属互连件1 (例如Ia或lb)的导电层56在一个穿透通孔164v (例如穿透通孔164a、164b或164e)底部处的接触点。金属互连件2各自可为信号迹线、位线、 时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图53，在形成图52中所示结构之后，可在粘附/势垒层92的经研磨或抛光表面9 上、在种子层94的经研磨或抛光表面Ms上、在导电层86的经研磨或抛光表面86s 上以及在电介质层88的经暴露上表面88s上形成绝缘或电介质层120。绝缘或电介质层 120可具有例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间的厚度。绝缘或电介质层120例如可包含或可为通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅 (例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，厚度例如在0. 05与20 微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在 0. 05与0.5微米之间。或者，绝缘或电介质层120可包含或可为通过例如一种包含旋转涂覆工艺与固化工艺的工艺形成的聚合物层，厚度例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间。聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或环氧树脂层。其次，参看图54，虚拟衬底158可例如通过以下步骤附接到绝缘或电介质层120 上。首先，可利用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺，在绝缘或电介质层120的上表面上或在虚拟衬底158的底表面上形成胶合层140，其具有例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间的厚度。其次，胶合层140可任选经预固化或烘烤。接着，虚拟衬底158可放置于绝缘或电介质层120上，其中胶合层140在绝缘或电介质层120与虚拟衬底158之间。其次，在对胶合层140施加机械或热压力的情况下，可使胶合层140在180摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层140将虚拟衬底158与绝缘或电介质层120接合。胶合层140可为聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO) 或硅氧烷层，厚度例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间。或者，胶合层140可用可在绝缘或电介质层120上形成的无机绝缘层(例如氧化硅)置换。在此情况中，可例如通过将虚拟衬底158的无机绝缘层(例如氧化硅)粘结到无机绝缘层140(例如氧化硅)上，将虚拟衬底158与绝缘或电介质层120接合。虚拟衬底158的氧化硅层接触氧化硅层140。虚拟衬底158可为圆形晶片、虚拟硅晶片、矩形面板，或多晶硅、玻璃、硅或陶瓷衬底。在按以下工艺中所述进行研磨或抛光之前，虚拟衬底158可具有例如大于100微米，例如在100与1，500微米之间，且优选在200与500微米之间或在100与300微米之间的厚度。在一个实施例中，在将虚拟衬底158与绝缘或电介质层120接合之前，没有在虚拟衬底158中或在虚拟衬底158的顶表面或底表面上预先形成电路。虚拟衬底158可具有上表面，其轮廓实质上与载体11的上表面的轮廓相同。其次，参看图55，在虚拟衬底158中通过一种例如包含光刻工艺与蚀刻工艺的工艺形成多个开孔158a，暴露出胶合层140，其可认为是图四与31的先前说明。或者，当胶合层140经氧化硅层置换，且虚拟衬底158具有与氧化硅层140粘结的氧化硅层时，通过一种例如包含光刻工艺与蚀刻工艺的工艺在虚拟衬底158中形成开孔158a，暴露出虚拟衬底 158的氧化硅层，其可认为是图四与31的先前说明。图56显示具有如图55中所示开孔 158a的虚拟衬底158的示意性俯视图，且图55可为沿图56中所示I-I线切割的横截面图。或者，硬掩模(未图示)，例如氧化硅或氮化硅，可在图55中所示的虚拟衬底158 上，例如通过以下步骤形成。首先，可在图M中所示的虚拟衬底158上形成氧化硅或氮化硅硬掩模。其次，可在硬掩模上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层。接着，可采用曝光工艺与显影工艺在光阻层中形成多个开孔，暴露出硬掩模的多个区域。其次，在硬掩模中且在光阻层中的开孔下，利用例如湿蚀刻工艺或等离子蚀刻工艺形成多个开孔，暴露出虚拟衬底158的多个区域。接着，利用例如有机化学品移除光阻层。其次， 在虚拟衬底158中且在硬掩模中的开孔下，利用例如化学蚀刻工艺或等离子蚀刻工艺形成多个开孔158a，暴露出胶合层140。或者，当胶合层140经氧化硅层置换，且虚拟衬底158 具有与氧化硅层140粘结的氧化硅层时，在虚拟衬底158中且在硬掩模中的开孔下，利用例如化学蚀刻工艺或等离子蚀刻工艺形成开孔158a，暴露出虚拟衬底158的氧化硅层。硬掩模将通过以下研磨或抛光工艺移除。其次，参看图57，多个芯片118可被安装在绝缘或电介质层120上以及在虚拟衬底158中的开孔158a内，且芯片118的有源侧在芯片118的底部，且背面在芯片118的顶部。在一种情况中，一个芯片118可具有与另一芯片118不同的电路设计。另外，在另一种情况中，一个芯片118可具有与另一芯片118相同的电路设计。或者，一个芯片118可具有与另一芯片118不同的面积(上表面)或大小。另外，在另一种情况中，一个芯片118可具有与另一芯片118相同的面积(上表面)或大小。图58为显示芯片118被安装在虚拟衬底158中的开孔158a内的示意性俯视图的实例，且图57为沿图58的示意性俯视图中所示 J-J线切割的横截面图。在绝缘或电介质层120上以及在开孔158a中安装芯片118可例如通过以下方式进行首先，在芯片118的有源侧上或在胶合层140上形成胶合材料(未图示)；其次，将芯片118放置在开孔158a中以及在胶合层140上，其中胶合材料与胶合层140接触；接着，在对胶合材料施加机械或热压力的情况下，使胶合材料在180摄氏度与350摄氏度之间的温度中固化。因此，可使用胶合材料将芯片118与胶合层140接合。芯片118各自可包含半导体衬底124、在半导体衬底124中和/或在其上的多个半导体装置13、在半导体衬底IM下的钝化层21、在半导体衬底IM与钝化层21之间的多个电介质层78、28、38和40、在半导体衬底IM与钝化层21之间的图案化金属层19、在半导体衬底IM与钝化层21之间的互连层17、在电介质层观中的多个通孔插塞19a和在电介质层40中的多个通孔插塞17a。半导体衬底IM在各芯片118的背面处，而半导体装置 13、钝化层21、图案化金属层19、互连层17、电介质层78、28、38和40以及通孔插塞17a与 19a在各芯片118的有源侧处。半导体衬底1 可为适当衬底，例如硅衬底、硅-锗(SiGe)衬底或砷化镓(GaAs) 衬底。在按以下工艺中所述减薄之前，半导体衬底IM可具有例如大于100微米，例如在 100与500微米之间，且优选在150与250微米之间或在100与300微米之间的厚度。半导体装置13各自可为P通道金属氧化物半导体(PM0Q晶体管、N通道金属氧化物半导体(NM0Q晶体管、双扩散金属氧化物半导体(DM0Q晶体管或双极晶体管。半导体装置13各自可具有或非门、与非门、与门、或门、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、快闪存储器单元、非挥发性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、磁随机存取存储器(MRAM)单元、读出放大器、 变换器、运算放大器、加法器、多路转换器、双工器、倍增器、模-数(A/D)转换器、数-模(D/ A)转换器、模拟电路、互补金属氧化物半导体(CM0Q传感器或电荷耦合装置OXD)。钝化层21可包含或可为具有附接到胶合层140的底表面的无机电介质层，且无机电介质层可为厚度例如在0. 3与1. 5微米之间的氮化硅(例如Si3N4)、碳氮化硅(例如 SiCN)或氧氮化硅(例如SiON)层。或者，芯片118各自可进一步在钝化层21的无机电介质层的底表面之下和之上含有厚度例如大于3微米，例如在3与20微米之间，且优选在5 与12微米之间的有机聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂或硅氧烷层。在此情况中，有机聚合物层具有附接到胶合层140的底表面。有机聚合物层的上表面接触钝化层21的无机电介质层的底表面。或者，可在钝化层21中形成多个开孔(未图示)，其各具有例如在0. 5与100微米之间，且优选在20与60微米之间的宽度，且暴露出图案化金属层19的多个接触点。电介质层78可在钝化层21与电介质层28之间。电介质层28可在电介质层78与 38之间且在层17与19之间。电介质层38可在电介质层40与观之间。电介质层78、28 和38各自可包含氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)、氧碳化硅(例如SiOC)或具有在1. 8与3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石)。电介质层78J8和38各自可具有例如在10纳米与2微米之间，且优选在50纳米与1微米之间的厚度。在电介质层38与半导体衬底IM之间且在互连层17与半导体衬底IM之间的电介质层40可包含或可为磷硅酸盐玻璃(PSG)、硼磷-硅酸盐玻璃(BPSG)、氧化硅(例如 SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或具有在1. 8与 3之间的介电常数的低k材料(例如氟化硅酸盐玻璃(FSG)或黑金刚石)层。电介质层40 可具有例如在10纳米与1微米之间的厚度。图案化金属层19例如可包含具有例如在0. 3与3微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层。含钛层可在电介质层观与铝-铜合金层之间且在铝-铜合金层上，并且铝-铜合金层可在钝化层21与含钛层之间。含钛层可为具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的钛、氮化钛或钛-钨合金单层。或者，在从电介质层观的侧面到钝化层21的侧面的图中，图案化金属层19可包含具有例如在0. 5与3微米之间的厚度的镍层，和在所述镍层之下和之上具有例如在0. 01 与1微米之间的厚度的金层。镍层在电介质层观与金层之间，且金层在镍层与钝化层21 之间。或者，图案化金属层19可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光 (CMP)工艺)形成，且可由以下构成底部接触钝化层21的经电镀铜层、在经电镀铜层的顶部与侧壁处的粘附/势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层的顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层观之间的第一部分，和在经电镀铜层的侧壁处的第二部分。经电镀铜层可具有例如小于1. 5微米(例如在0. 15与1. 2微米之间)或小于3微米(例如在0. 3与3微米之间)的厚度。经电镀铜层可具有例如小于1微米，例如在0. 05与1微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、钛-钨合金、氮化钛、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。互连层17例如可包含碳纳米管。或者，互连层17可由电介质层38中的图案化金属层构成。在第一替代方案中，图案化金属层17可包含具有例如在10纳米与2微米之间的厚度的铝-铜合金层，和具有例如小于0. 2微米，例如在0. 02与0. 15微米之间的厚度的含钛层，例如氮化钛、钛-钨合金或钛单层。含钛层可在铝-铜合金层上且在电介质层40与铝-铜合金层之间，且铝-铜合金层可在电介质层38中。在第二替代方案中，图案化金属层17可通过镶嵌或双镶嵌工艺(包含电镀工艺与化学机械抛光(CMP)工艺)形成，且可由以下构成底部接触电介质层观的经电镀铜层、在经电镀铜层的顶部与侧壁处的粘附/势垒金属层，和在经电镀铜层与粘附/势垒金属层之间且在经电镀铜层的顶部与侧壁上的种子层。粘附/势垒金属层具有在经电镀铜层顶部与电介质层40之间的第一部分，和在经电镀铜层的侧壁处的第二部分。经电镀铜层可具有例如小于2微米，例如在0. 15与1微米之间或在10纳米与2微米之间的厚度。经电镀铜层可具有例如小于1微米，例如在0. 05与 1微米之间的宽度。种子层可包含或可为通过例如溅镀工艺等适当工艺形成的铜或钛-铜合金层。粘附/势垒金属层可包含或可为通过例如溅镀工艺等适当工艺形成的钛、氮化钛、 钛-钨合金、铬、钽或氮化钽层。粘附/势垒金属层可具有例如小于0. 1微米，例如在0. 005 与0. 1微米之间的厚度。经电镀铜层的侧壁被粘附/势垒金属层与种子层覆盖。在电介质层78中的图案化金属层19可通过电介质层观中的通孔插塞19a连接到电介质层38中的互连层17。在电介质层38中的互连层17可通过电介质层40中的通孔插塞17a连接到半导体装置13。通孔插塞19a可包含在电介质层观中的经电镀铜、钨或碳纳米管。通孔插塞17a可包含在电介质层40中的经电镀铜、钨或碳纳米管。芯片118各自可包含由互连层17、图案化金属层19和通孔插塞17a与19a提供的多个互连件或金属迹线75a、75b、75c和75d。互连件或金属迹线7fe、75b、75c和75d各自可连接到一个或一个以上半导体装置13，且可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，芯片118各自可进一步包含在胶合层140与钝化层21之间的图案化金属层(未图示)，其具有大于图案化金属层19且大于互连层17的厚度。在钝化层21下的图案化金属层可包含在钝化层21下的经电镀金属层、在经电镀金属层与钝化层21之间的粘附/势垒金属层和在经电镀金属层与粘附/势垒金属层之间的种子层。在从钝化层21的侧面到胶合层140的侧面的图中，粘附/势垒金属层可在种子层上，且种子层可在经电镀金属层上。经电镀金属层的侧壁未被粘附/势垒金属层与种子层覆盖。粘附/势垒金属层可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽或镍层，厚度例如小于0. 6微米，例如在 1纳米与0. 5微米之间或在0. 005与0. 1微米之间。种子层可包含或可为铜、钛-铜合金、 银、金或镍层，厚度例如小于0. 8微米，例如在5纳米与0. 1微米之间或在10纳米与0. 8微米之间。粘附/势垒金属层与种子层各自可通过例如溅镀工艺等适当工艺形成。经电镀金属层可包含或可为电镀铜、电镀银或电镀金层，厚度例如大于2微米，例如在2与30微米之间，且优选在3与10微米之间、在5与25微米之间。或者，当形成开孔158a之后，虚拟衬底158的氧化硅层仍然留在氧化硅层140上， 且由虚拟衬底158中的开孔158a暴露时，将芯片118安装在绝缘或电介质层120上和在开孔158a中可例如通过将在各芯片118有源侧处的钝化层21的另一氧化硅层与在钝化层21 下的虚拟衬底158的残留氧化硅层粘结来进行。钝化层21的氧化硅层接触虚拟衬底158 的氧化硅层。因此，可使用这些氧化硅层将芯片118与绝缘或电介质层120接合。或者，形成图57与58中所示结构的另一种技术是通过以下方式进行首先提供图案化虚拟衬底158，例如图案化虚拟晶片、图案化面板、图案化硅框架，或图案化的多晶硅、玻璃、硅、陶瓷或聚合物衬底，其中多个开孔158a穿过图案化虚拟衬底158 ；其次使用层 140，将图案化虚拟衬底158与绝缘或电介质层120接合，其可认为是图M中所示的步骤； 接着，将芯片118安装在绝缘或电介质层120上和在图案化虚拟衬底158中的开孔158a内， 其可认为是图57中所示的步骤。如图57与58中所示，有多个间隙4b，其各自在虚拟衬底158与一个芯片118之间，且有多个间隙8b (图中显示其中一者)，其各自在相邻两个芯片118之间。间隙4b各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与 5微米之间的横向距离或间距D7。间隙8b各自可具有例如在1与200微米之间、在1与50 微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D8。图59显示形成具有与图57中所示相同的横截面图的结构的另一种技术。图57 为沿图59的示意性俯视图中所示的J-J线切割的横截面图。图57与59中所示的结构可例如通过以下步骤形成。首先，可在图53中所示的绝缘或电介质层120上，利用例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺形成前文所述的胶合层140。其次，胶合层140可任选经预固化或烘烤。接着，可将前文所述的芯片118与多个单独的虚拟衬底158放置于胶合层140上。当在相邻两个芯片118之间的间隙过大(例如大于500或 1，000微米)时，一个或一个以上单独的虚拟衬底158可放置在所述间隙中。或者，当在相邻两个芯片118之间的间隙足够小(例如小于500或1，000微米)时，不可在所述间隙中放置单独的虚拟衬底158。其次，在对胶合层140施加机械或热压力的情况下，可使胶合层 140在180摄氏度与350摄氏度之间的温度中再一次固化。因此，可使用胶合层140将单独虚拟衬底158和芯片118与绝缘或电介质层120接合。单独的虚拟衬底158例如可为单独硅条块、单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。或者，参看图57与59，胶合层140可用在绝缘或电介质层120上形成的氧化硅层置换。在此情况中，将芯片118与层120接合以及将单独虚拟衬底158与层120接合可例如通过将在各芯片118有源侧处的钝化层21的另一个氧化硅层与氧化硅层140粘结，以及通过将各单独虚拟衬底158的另一氧化硅层与氧化硅层140粘结来进行。各芯片118的钝化层21的氧化硅层接触氧化硅层140，而各单独虚拟衬底158的氧化硅层接触氧化硅层140。 因此，可使用这些氧化硅层将芯片118和单独虚拟衬底158与绝缘或电介质层120接合。如图57与59中所示，有多个间隙4b，其各自在一个芯片118与一个单独的虚拟衬底158之间，且有多个间隙8b (图中显示其中一者)，其各自在相邻两个芯片118之间。间隙4b各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D7。间隙8b各自可具有例如小于500微米，例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D8。在一个实施例中，在将单独虚拟衬底158与绝缘或电介质层120接合之前，没有在各单独虚拟衬底158中或在各单独虚拟衬底158的顶表面或底表面上预先形成电路。参看图60，在图57与58中或图57与59中所示步骤之后，在各芯片118的半导体衬底124的背面上、在虚拟衬底158上以及在间隙4b与8b中形成包封/间隙充填材料 138，例如多晶硅、氧化硅或聚合物。如果包封/间隙充填材料138为多晶硅，那么此多晶硅可通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成。如果包封 /间隙充填材料138为氧化硅，那么此氧化硅可通过化学气相沉积(CVD)工艺、等离子增强化学气相沉积(PECVD)工艺或常压化学气相沉积(APCVD)工艺形成。如果包封/间隙充填材料138为聚合物，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)，那么此聚合物可通过包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。其次，参看图61，包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158通过例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺等适当工艺进行研磨或抛光，直到一个芯片118的半导体衬底124减薄到厚度T15例如在1与100微米之间、在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间为止。优选情况是，在研磨或抛光工艺之后，芯片118各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底158可减薄到厚度T16例如在3与100微米之间，且优选在3与30微米之间或在5 与25微米之间，且留在间隙4b与8b中的包封/间隙充填材料138可具有例如在3与100 微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T17。在各芯片118 背面处的半导体衬底124的经研磨或抛光表面lMs，以及虚拟衬底158的经研磨或抛光表面158s，可为实质上平坦，且未被包封/间隙充填材料138覆盖。经研磨或抛光的表面158s 可实质上与各芯片118的经研磨或抛光表面12如且与间隙4b与8b中的包封/间隙充填材料138的经研磨或抛光表面138s共平面。
或者，图62与63显示形成图61中所示结构的另一种技术。参看图62，在图57与 58中或图57与59中所示步骤之后，可在各芯片118的半导体衬底1 的背面上、在虚拟衬底158上以及在间隙4b与8b中形成包封/间隙充填材料138，例如多晶硅或氧化硅；然后可在包封/间隙充填材料138上以及在间隙4b与8b中形成聚合物137，例如成型配料、聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)。在间隙4b与8b 中的包封/间隙充填材料138可具有例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间的垂直厚度T18。其次，参看图63，机械研磨工艺可例如在水存在下利用磨擦或研磨垫进行，以研磨聚合物137、包封/间隙充填材料138、各芯片118的半导体衬底1 的背面和虚拟衬底158， 直到移除所有聚合物137，且直到达到间隙4b与8b中的包封/间隙充填材料138的预定垂直厚度T19为止。预定垂直厚度T19可例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间。磨擦或研磨垫可具有平均颗粒大小例如在0. 5与15微米之间的粗砂粒，以便进行机械研磨工艺。然后，可例如利用抛光垫，以含有化学品的浆液和平均颗粒大小例如在0. 02与0. 05微米之间的精细磨料(如二氧化硅)进行化学-机械抛光(CMP)工艺，以抛光虚拟衬底158、各芯片118的半导体衬底124的背面和在间隙4b与 8b中的包封/间隙充填材料138，直到一个芯片118的半导体衬底1 减薄到厚度T15在 1与30微米之间，且优选在2与5微米之间、在2与10微米之间、在2与20微米之间或在 3与30微米之间为止，如图61中所示。在化学-机械抛光(CMP)工艺之后，在各芯片118背面处的半导体衬底124的经抛光表面lMs，以及虚拟衬底158的经抛光表面158s，可为实质上平坦且未被包封/间隙充填材料138覆盖。经抛光表面158s可实质上与各芯片118的经抛光表面12如且与间隙 4b与8b中的包封/间隙充填材料138的经抛光表面138s共平面。经抛光表面12如、158s 和138s具有例如低于20纳米的微观粗糙度。使用极精细磨料(如二氧化硅)与相对较弱的化学药品腐蚀进行的化学-机械抛光(CMP)工艺将产生几乎不存在变形与刮痕的表面 lMs、158s和138s，且这意谓化学-机械抛光(CMP)工艺特别适合于最后的抛光步骤，产生干净表面lMs、158s和138s。可使用机械研磨工艺与化学-机械抛光(CMP)工艺，以产生各芯片118的极薄半导体衬底124。因此，在化学-机械抛光(CMP)工艺之后，芯片118各自可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间， 虚拟衬底158可减薄到厚度T16例如在3与35微米之间，且优选在5与10微米之间或在 5与25微米之间，且在间隙4b与8b中的包封/间隙充填材料138可减薄到厚度T17例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。参看图64，在形成图61中所示结构之后，在表面lMs、158s和138s上形成电介质层139。电介质层139可具有例如在0. 5与30微米之间，且优选在1与20微米之间、在1 与10微米之间、在1与5微米之间或在1与3微米之间的厚度。电介质层139例如可为通过例如化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的无机层。所述无机层可为例如氧化硅(例如SiO2)、氮化硅(例如 Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，或包含氧化硅、氮化硅、碳氮化硅和氧氮化硅的层。所述无机层可具有例如在0. 5与30微米之间， 且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层139可为聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、 聚苯并噁唑(PBO)或聚苯醚(PPO)层，其是通过例如包含旋转涂覆工艺、点胶工艺、成型工艺或丝网印刷工艺的工艺形成。所述聚合物层可具有例如在0. 5与30微米之间，且优选在 1与20微米之间、在1与10微米之间、在1与5微米之间或在1与3微米之间的厚度。或者，电介质层139可由多个无机层构成，其包含蚀刻停止层，例如氧氮化硅蚀刻停止层。当蚀刻图案达到电介质层139中时，将稍后使用蚀刻停止层来停止蚀刻。在此情况中，电介质层139例如可由以下构成在表面lMs、158s和138s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上具有例如在0. 1与5微米之间或在0. 3与1. 5微米之间的厚度的第二氧化硅层。接着，参看图65，在芯片118中以及在虚拟衬底158中通过以下步骤形成多个穿透通孑L 156v(包含穿透通孔156a、156b、156c、156d、156e和156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19。首先，在电介质层139上，利用例如旋转涂覆工艺或层合工艺等适当工艺形成光阻层，例如正型光敏性光阻层或负型光敏性光阻层。其次， 可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺，在光阻层中形成多个开孔， 暴露出电介质层139。光阻层可具有例如在3与50微米之间的厚度。接着，利用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的电介质层139。其次，蚀刻掉在光阻层中的开孔下的虚拟衬底158和在光阻层中的开孔下的芯片118，直到光阻层中的开孔暴露出在芯片118中的层17与19的预定区域和金属互连件2的导电层86的预定区域为止。接着，利用例如有机化学品移除光阻层。因此，在芯片118中以及在虚拟衬底158中形成穿透通孔156v，包含通孔156a到156f，暴露出金属互连件2的导电层86的预定区域， 且暴露出芯片118的层17与19的预定区域。穿透通孔156a是在虚拟衬底158中形成，穿透通孔156b、156c和156d是在一个芯片118中形成，且穿透通孔156e与156f是在另一芯片118中形成。或者，在芯片118中以及在虚拟衬底158中形成穿透通孔156v的另一种技术可通过以下步骤进行。首先，可在电介质层139上，利用例如旋转涂覆工艺或层合工艺形成光阻层，例如正型光敏性光阻层或负型光敏性光阻层。其次，可采用使用IX步进器的曝光工艺和使用化学溶液的显影工艺在光阻层中形成多个开孔，暴露出电介质层139。接着，通过使用例如各向异性等离子蚀刻工艺移除在光阻层中的开孔下的电介质层139，在电介质层 139中以及在光阻层中的开孔下形成多个开孔，暴露出虚拟衬底158和芯片118的半导体衬底124。其次，利用例如有机化学品移除光阻层。接着，可蚀刻掉在电介质层139中的开孔下的虚拟衬底158和在电介质层139中的开孔下的芯片118，直到电介质层139中的开孔暴露出在芯片118中的层17与19的预定区域以及金属互连件2的导电层86的预定区域为止。因此，可在芯片118中以及在虚拟衬底158中形成穿透通孔156v，包含穿透通孔156a、 156b、156c、156d、156e和156f，暴露出金属互连件2的导电层86，且暴露出芯片118的层 17与19。穿透通孔156a是在虚拟衬底158中形成，穿透通孔156b、156c和156d是在一个芯片118中形成，而穿透通孔156e与156f是在另一芯片118中形成。穿透通孔156v，例如穿透通孔156a、156b、156c、156d、156e或156f，各自可具有例如在0. 5与100微米之间、 在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。一个穿透通孔156v，例如穿透通孔156a，穿过电介质层139、虚拟衬底158、层140 和绝缘或电介质层120，暴露出一个金属互连件2的导电层86。另一穿透通孔156v，例如穿透通孔156b，穿过电介质层139，穿过半导体衬底124、电介质层78、28、38和40以及一个芯片118的钝化层21，穿过层140，且穿过绝缘或电介质层120，暴露出一个金属互连件2 的导电层86。另一穿透通孔156v，例如穿透通孔156c，穿过电介质层139，且穿过一个芯片 118的半导体衬底124与电介质层40，暴露出在一个芯片118的互连层17中的互连件或金属迹线75d。另一穿透通孔156v，例如穿透通孔156d，穿过电介质层139，且穿过一个芯片 118的半导体衬底124与电介质层40、38和28，暴露出在一个芯片118的图案化金属层19 中的互连件或金属迹线75c。另一穿透通孔156v，例如穿透通孔156f，穿过电介质层139， 且穿过一个芯片118的半导体衬底124与电介质层40、38和28，暴露出在一个芯片118的图案化金属层19中的互连件或金属迹线75b。另一穿透通孔156v，例如穿透通孔156e，穿过电介质层139，穿过半导体衬底124、电介质层78、28、38和40以及一个芯片118的钝化层21，穿过层140，且穿过绝缘或电介质层120，暴露出在一个芯片118的互连层17中的互连件或金属迹线75a，且暴露出一个金属互连件2的导电层86。由层120、140、21、78和28 提供的支撑物803在金属互连件2b的导电层86与由穿透通孔156e暴露的互连层17中的互连件或金属迹线7 之间，以达到支撑暴露的互连件或金属迹线7 的目的。支撑物803 可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图66 到68为显示图65中所示的穿透通孔156e与互连件或金属迹线75a的示意性俯视透视图的三个实例。如图65与66中所示，在一个芯片118中的穿透通孔156e暴露出一个芯片118中的互连件或金属迹线75a，且暴露出在一个芯片118下的金属互连件2b的导电层86的两个区域。互连件或金属迹线7 具有由穿透通孔156e暴露的线形区域，在水平方向上从穿透通孔156e的一侧，经过穿透通孔156e的中心，延伸到穿透通孔156e的相对侧。在金属互连件2b的导电层86与互连层17中的互连件或金属迹线75a的经暴露线形区域之间的前文所述的支撑物803可为线形，类似于互连件或金属迹线75a的经暴露线形区域。优选穿透通孔156e在俯视透视图中可为(但不限于)圆形。如图65与67中所示，在一个芯片118中的穿透通孔156e暴露出一个芯片118中的互连件或金属迹线75a，且暴露出在一个芯片118下的金属互连件2b的导电层86的区域。互连件或金属迹线7 具有由穿透通孔156e暴露的半岛区域，在水平方向上从穿透通孔156e的一侧至少延伸到穿透通孔156e的中心，但未到达穿透通孔156e的相对侧；互连件或金属迹线7 具有由穿透通孔156e暴露的末端。在金属互连件2b的导电层86与互连层17中的互连件或金属迹线75a的经暴露半岛区域之间的前文所述的支撑物803可为半岛形，类似于互连件或金属迹线7 的经暴露半岛区域。优选穿透通孔156e在俯视透视图中可为(但不限于)圆形。如图65与68中所示，在一个芯片118中的穿透通孔156e暴露出在一个芯片118 中的互连件或金属迹线75a，且暴露出在一个芯片118下的金属互连件2b的导电层86的区域。互连件或金属迹线7 具有由穿透通孔156e暴露的半岛区域，在水平方向上从穿透通孔156e的一侧至少延伸到穿透通孔156e的中心，但未到达穿透通孔156e的相对侧；互连件或金属迹线7 具有由穿透通孔156e暴露的圆形末端。在金属互连件2b的导电层86与互连层17中的互连件或金属迹线75a的经暴露半岛区域之间的前文所述的支撑物803可为半岛形，类似于互连件或金属迹线7 的经暴露半岛区域。优选穿透通孔156e在俯视透视图中可为(但不限于)圆形。图66A为显示图65中所示的穿透通孔156e与互连件或金属迹线75a的示意性俯视透视图的实例。在此情况中，穿透通孔156e可为(但不限于)椭圆形，且具有例如在1 与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3 与10微米之间的宽度W5。在一个芯片118中的椭圆形穿透通孔156e暴露出一个芯片118 中的互连件或金属迹线75a，且暴露出在一个芯片118下的金属互连件2b的导电层86的两个区域。互连件或金属迹线7 具有由椭圆形穿透通孔156e暴露的线形区域，在水平方向上从椭圆形穿透通孔156e的一侧，经过椭圆形穿透通孔156e的中心，延伸到椭圆形穿透通孔156e的相对侧。在金属互连件2b的导电层86与在互连层17中的互连件或金属迹线 75a的经暴露线形区域之间的前文所述的支撑物803可为线形，类似于互连件或金属迹线 75a的经暴露线形区域。由椭圆形穿透通孔156e暴露的互连件或金属迹线7 具有例如在 0. 3与30微米之间，且优选在0. 3与20微米之间、在0. 3与10微米之间、在0. 3与5微米之间或在0. 3与1微米之间的宽度W6。在椭圆形穿透通孔156e的长轴终点与由椭圆形穿透通孔156e暴露的互连件或金属迹线75a的一个边缘(其比另一相对边缘更接近所述终点)之间的水平距离S3可例如在1与30微米之间，且优选在1与20微米之间、在1与10 微米之间、在1与5微米之间或在3与10微米之间。其次，参看图69，可在电介质层139的上表面上、在由穿透通孔156v (例如穿透通孔156a、156b和156e)暴露的金属互连件2的导电层86上、在由穿透通孔156v (例如穿透通孔156c、156d、156e和156f)暴露的芯片118的层17与19上以及在穿透通孔156v侧壁上形成电介质层127。电介质层127可由绝缘材料构成。举例来说，电介质层127可为具有例如在20纳米与1微米之间的厚度的无机层，且无机层可为氧化硅(例如SiO2)、氮化硅(例如Si3N4)、 碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层。或者，电介质层127可为具有例如在1与10微米之间，且优选在1与5微米之间厚度的聚合物层，且聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。其次，参看图70，可在电介质层127上利用例如旋转涂覆工艺或层合工艺形成光阻层154，例如正型光敏性光阻层或负型光敏性光阻层；接着可采用使用IX步进器的曝光工艺和使用湿式化学的显影工艺，在光阻层154中形成多个开孔IMa，暴露出电介质层 127。光阻层IM可具有例如在0. 5与30微米之间的厚度。其次，参看图71，可通过例如使用各向异性等离子蚀刻工艺蚀刻在开孔15 下的电介质层127来移除在层17、19和86上以及在开孔15 下的电介质层139的上表面上形成的电介质层127。在穿透通孔156v底部处、在开孔15 下的电介质层139的上表面上以及在支撑物803上的互连件或金属迹线7 的上表面上的电介质层127可被蚀刻掉。因此，在穿透通孔156v底部处的层17、19和86、在开孔15 下的电介质层139的上表面以及在支撑物803上的互连件或金属迹线7 都由开孔15 暴露，且电介质层127仍然留在穿透通孔156v的侧壁上，因此被称为在穿透通孔156v中的侧壁电介质层。侧壁电介质层 127是在芯片118中或在虚拟衬底158中的穿透通孔156v的侧壁上形成，且由芯片118的半导体衬底1 或由虚拟衬底158包围。其次，参看图72，可在电介质层139中，通过使用例如各向异性等离子蚀刻工艺蚀刻在开孔15 下的电介质层139与侧壁电介质层127达到深度D9例如在0. 1与5微米之间，且优选在0. 5与3微米之间来形成多个沟槽139t (即镶嵌开孔)。优选情况是，电介质层139与侧壁电介质层127具有相同材料，例如氮化硅、氧化硅或氧氮化硅。在蚀刻工艺之后，在沟槽139t下的电介质层139具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T20。或者，可将蚀刻停止技术应用于形成电介质层139中的沟槽139t的工艺。在此情况中，电介质层139由前文所述的无机层构成，例如包含在表面lMs、138s和158s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上的第二氧化硅层。可通过蚀刻在开孔15 下的电介质层139的第二氧化硅层和在开孔15 下的侧壁电介质层127，直到开孔15 暴露出电介质层139的氧氮化硅层为止，在电介质层 139中形成沟槽139t。因此，沟槽139t是在电介质层139的第二氧化硅层中形成，且在沟槽139t下由氧氮化硅层与第一氧化硅层构成的残留电介质层139具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2 与1.5微米之间的厚度T20。其次，参看图73，利用例如有机化学品移除光阻层154。使用在电介质层139中形成的沟槽139t提供一些空间，以在其中形成芯片间互连与芯片内互连。在芯片118中在穿透通孔156v (例如穿透通孔156b、156c、156d、156e和156f)的侧壁上形成的侧壁电介质层 127可防止过渡金属(例如铜)、钠或水分渗透到芯片118的IC装置中。图74为根据本发明一个实施例的显示图73中所示的穿透通孔156v、沟槽139t和侧壁电介质层127的示意性俯视透视图，且图73为沿图74中所示的K-K线切割的横截面图。其次，参看图75，在由穿透通孔156v暴露的层17、19和86上、在沟槽139t的侧壁与底部上、在电介质层127上和在支撑物803上的互连件或金属迹线7 上形成粘附/势垒层125a，其具有例如小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层12 可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。接着，可在粘附/势垒层12 上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD)) 形成种子层125b，其具有例如小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。其次，可在种子层12 上利用例如电镀工艺形成导电层125c， 具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与5微米之间的厚度。粘附/势垒层12 可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有例如小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。种子层12 可包含或可为铜、钛-铜合金、镍、金或银层，具有例如小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层125c可包括或可为电镀的铜、金或银金属层，具有例如在0. 5与20微米之间或在0. 5与10微米之间，且优选在1与5微米之间的厚度。其次，参看图76，利用研磨或抛光工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或包含机械抛光与化学蚀刻的工艺，可移除在沟槽139t外部的层 125aU25b和125c，且可移除在电介质层139的上表面上的电介质层127。因此，电介质层 139具有暴露的上表面139s，其可实质上与沟槽139t中的导电层125c的经研磨或抛光表面227共平面，且表面139s与227可为实质上平坦。电介质层139在暴露的上表面139s与表面12如或158s之间具有例如在1与10微米之间，且优选在1与3微米之间或在2与5 微米之间的厚度T21。粘附/势垒层12 与种子层12 是在沟槽139t中的导电层125c 的侧壁与底部处，且在沟槽139t中的导电层125c的侧壁与底部被粘附/势垒层12 与种子层12 覆盖。在第一替代方案中，在移除在沟槽139t外部的层125a、12^和125c且移除在电介质层139的上表面上的电介质层127的步骤后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上、在穿透通孔156v底部处的层17、19和86上、在侧壁电介质层127上和在支撑物803上的互连件或金属迹线7 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t 中和在穿透通孔156v中的经电镀铜层。在沟槽139t中的经电镀铜层可具有例如在0. 1与 5微米之间，且优选在0. 5与3微米之间的厚度。在第二替代方案中，在移除在沟槽139t外部的层125a、12^和125c且移除在电介质层139的上表面上的电介质层127的步骤后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上、在穿透通孔156v底部处的层17、19和86上、在侧壁电介质层127上和在支撑物803上的互连件或金属迹线7 上的含钽层，例如钽或氮化钽单层，厚度小于1微米， 例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钽层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80 纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中以及在穿透通孔156v中的经电镀铜层。在沟槽139t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的厚度。在第三替代方案中，在移除在沟槽139t外部的层125a、12^和125c且移除在电介质层139的上表面上的电介质层127的步骤后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上、在穿透通孔156v底部处的层17、19和86上、在侧壁电介质层127上和在支撑物803上的互连件或金属迹线7 上的含铬层，例如铬单层，厚度小于1微米，例如在 1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含铬层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与 0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中以及在穿透通孔156v中的经电镀铜层。在沟槽139t中的经电镀铜层可具有例如在0. 1与5微米之间， 且优选在0. 5与3微米之间的厚度。在移除在沟槽139t外部的层125a、12 和125c且移除在电介质层139的上表面上的电介质层127的步骤后，在沟槽139t中的层125a、12 和125c构成沟槽139t中的多个金属互连件(或镶嵌金属迹线)3，包含金属互连件(或镶嵌金属迹线)3a、!3b和3c。在穿透通孔156v中的层125a、12 和125c构成穿透通孔156v中的多个金属插塞(或金属通孔)7p，包含分别在如图73中所示的穿透通孔156a、156b、156c、156d、156e和156f中的金属插塞(或金属通孔)7￡1、713、7(3、7(1、76和7f。在芯片118中与在虚拟衬底158中的金属插塞7p各自由穿透通孔156v中的一个侧壁电介质层127包围。金属插塞7a是在虚拟衬底158中形成，金属插塞7b、7c和7d是在一个芯片118中形成，而金属插塞7f与7e是在另一芯片118中形成。支撑物803以及在支撑物803上的互连层17中的互连件或金属迹线7 可在金属插塞7e低于互连层17上表面所在水平位置的两个部分之间。在芯片118 中与在虚拟衬底158中形成的这些金属插塞7p可连接金属互连件3与芯片118中的半导体装置13，且连接金属互连件2与3。在沟槽139t中的金属互连件3，例如3a、!3b和3c，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。一个金属插塞7p，例如金属插塞7a，可在虚拟衬底158中形成，且在一个金属互连件2的导电层86在一个穿透通孔156v(例如穿透通孔156a)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7b，可在一个芯片118中形成，且在另一金属互连件2 (例如金属互连件2a)中的导电层86在另一穿透通孔156v(例如穿透通孔156b)底部处的另一接触点上形成。另一金属插塞7p，例如金属插塞7c，可在一个芯片118中形成，且在一个芯片118中的互连件或金属迹线75d在另一穿透通孔156v(例如穿透通孔156c)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7d，可在一个芯片118中形成，且在一个芯片 118中的互连件或金属迹线75c在另一穿透通孔156v(例如穿透通孔156d)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7f，可在另一芯片118中形成，且在另一芯片 118中的互连件或金属迹线7 在另一穿透通孔156v(例如穿透通孔156f)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7e，可在另一芯片118中形成，在位于另一金属插塞7p(例如金属插塞7e)的左下方与右下方两个部分之间的支撑物(例如支撑物803)上的互连件或金属迹线75a的接触点上形成，且在另一个金属互连件2 (例如金属互连件2b) 中的导电层86在另一穿透通孔156v(例如穿透通孔156e)底部处的另一接触点上形成。金属互连件3a可在一个或一个以上芯片118上形成。金属互连件3b可在多个芯片118上形成，且越过多个芯片118的多个边缘。金属互连件3c可在一个或一个以上芯片 118上以及在虚拟衬底158上形成。金属互连件3a可通过一个芯片118中的金属插塞7b连接到金属互连件加在穿透通孔156b底部处的接触点，且可通过一个芯片118中的金属插塞7c连接到在一个芯片 118中的互连件或金属迹线75d在穿透通孔156c底部处的接触点。金属互连件北可通过一个芯片118中的金属插塞7d连接到在一个芯片118中的互连件或金属迹线75c在穿透通孔156d底部处的接触点，且可通过另一芯片118中的金属插塞7f连接到在另一芯片118 中的互连件或金属迹线7 在穿透通孔156f底部处的接触点。金属互连件3c可通过另一芯片118中的金属插塞7e连接到金属互连件2b在穿透通孔156e底部处的接触点，可通过另一芯片118中的金属插塞7e与互连件或金属迹线7 连接到另一芯片118中的一个或一个以上半导体装置13，且可通过虚拟衬底158中的金属插塞7a连接到另一金属互连件1 在穿透通孔156a底部处的接触点。因此，在穿透通孔156b与156c底部处的接触点可通过金属互连件3a互相连接，在穿透通孔156d与156f底部处的接触点可通过金属互连件北互相连接，且在穿透通孔156a与156e底部处的接触点可通过金属互连件3c互相连接。因此，在一个芯片118中的一个半导体装置13可通过一个金属互连件3 (例如3a 或3b)连接到在一个芯片118中或在另一芯片118中的另一个半导体装置13，且可通过一个金属互连件3连接到在一个金属互连件2 (例如加或2b)的导电层86在一个穿透通孔 156v(例如穿透通孔156a、156b或156e)底部处的接触点。金属互连件3各自可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件118不仅可表示芯片，而且也可表示晶片。当元件118为晶片时，元件 72可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图77，在形成图76中所示结构之后，可在粘附/势垒层12 的经研磨或抛光表面223上、在种子层12 的经研磨或抛光表面225上、在导电层125c的经研磨或抛光表面227上以及在电介质层139的经暴露上表面139s上形成绝缘或电介质层122。其次， 聚合物层136，例如光敏性聚合物层，可在绝缘或电介质层122上利用例如旋转涂覆工艺形成。接着，可采用曝光工艺与化学显影工艺在聚合物层136中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。其次，聚合物层136可在180摄氏度与300摄氏度之间或在180摄氏度与250摄氏度之间的温度中固化。在经固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度。聚合物层 136可为聚酰亚胺层、苯并环丁烯(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、环氧树脂层或SU-8层。绝缘或电介质层122可具有例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间的厚度。绝缘或电介质层122例如可包含或可为通过化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、 氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，厚度例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间。或者，绝缘或电介质层122可包含或可为通过例如一种包含旋转涂覆工艺与固化工艺的工艺形成的聚合物层，厚度例如在0. 05与20微米之间，且优选在0. 05与5微米之间、在0. 05与3微米之间、在0. 05与1微米之间或在0. 05与0. 5微米之间，且聚合物层可为聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或环氧树脂层。接着，参看图78，可通过蚀刻工艺移除在聚合物层136中的开孔136a下的绝缘或电介质层122。因此，多个开孔可在绝缘或电介质层122中以及在开孔136a下形成，且暴露出金属互连件3的导电层125c的多个接触点，充当电源垫片、接地垫片或信号输入/输出 (I/O)垫片。接着，参看图79，可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、 通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))在聚合物层136上以及在金属互连件3的导电层125c由绝缘或电介质层122中的开孔暴露且在聚合物层136中的开孔136a下的接触点上形成粘附/势垒层134，其具有小于1微米，例如在1纳米与0.5微米之间的厚度。其次，可在粘附/势垒层134上通过物理气相沉积(PVD) 工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺 (例如原子层沉积(ALD))形成种子层132，其具有小于1微米，例如在10纳米与0. 8微米之间的厚度。接着，可在种子层132上通过例如旋转涂覆工艺或层合工艺形成光阻层152， 例如正型光阻层或负型光阻层，其具有例如在20与200微米之间、在20与150微米之间、 在20与130微米之间、在20与100微米之间或在20与50微米之间的厚度。其次，光阻层 152用曝光与化学显影的工艺图案化，以在光阻层152中形成多个开孔152a，暴露出种子层 132的多个区域。可使用IX步进器或IX接触式对准器在曝光工艺期间使光阻层152曝光。粘附/势垒层134可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。 种子层132可包含或可为铜、钛-铜合金、镍、金或银层，具有小于1微米，例如在10纳米与 0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。举例来说，当在聚合物层136上以及在金属互连件3的导电层125c由绝缘或电介质层122中的开孔暴露且在聚合物层136中的开孔136a下的接触点上，通过一种或一种以上适当工艺，例如通过溅镀具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与 0. 2微米之间的厚度的含钛层，例如钛、钛-钨合金或氮化钛单层，来形成粘附/势垒层134 时，可在含钛层上通过一种或一种以上适当工艺，例如通过溅镀具有小于1微米，例如在10 纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度的铜、钛-铜合金、镍、金或银层，来形成种子层132。或者，当在聚合物层136上以及在金属互连件3的导电层125c由绝缘或电介质层 122中的开孔暴露且在聚合物层136中的开孔136a下的接触点上，通过一种或一种以上适当工艺，例如通过溅镀具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2 微米之间的厚度的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层134时，可在含钽层上通过一种或一种以上适当工艺，例如通过溅镀具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度的铜、钛-铜合金、镍、金或银层，来形成种子层132。接着，参看图80，可在开孔15 中以及在种子层132由开孔15 暴露的区域上利用例如电镀工艺形成导电层130，其具有大于1微米，例如在1与100微米之间、在1与50 微米之间、在1与20微米之间或在1与10微米之间的厚度。其次，可在开孔15 中以及在导电层130上利用例如电镀工艺或无电电镀工艺形成势垒层128，其具有例如在0. 5与10 微米之间、在0. 5与5微米之间或在0. 5与3微米之间的厚度。接着，可任选在开孔15 中以及在势垒层1 上利用例如电镀工艺或无电电镀工艺形成焊料润湿层，例如金层。其次， 可在开孔15 中以及在势垒层1 或焊料润湿层上利用例如电镀工艺形成焊料层126，其具有例如大于5微米的厚度。导电层130可为通过电镀工艺形成的金属层，其可包含或可为铜、金或银层，厚度大于1微米，例如在1与100微米之间、在1与50微米之间、在1与20微米之间或在1与 10微米之间。势垒层1 可为通过电镀工艺形成的金属层，其可包含或可为镍、镍钒或镍合金层，厚度例如在0. 5与10微米之间、在0. 5与5微米之间或在0. 5与3微米之间。焊料层126可为含铋层、含铟层或者锡-铅合金、锡-银合金、锡-银-铜合金或锡-金合金的含锡层，厚度大于5微米。参看图81，在形成图80中所示的焊料层1 之后，使用例如有机化学溶液移除光阻层152。接着，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层130下的种子层132。其次，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层 130下的粘附/势垒层134。接着，可用多个固体焊料凸块或球126，在势垒层1 上或在焊料润湿层上通过例如助焊剂涂覆工艺、再流动工艺(re-flow process)且随后助焊剂清洁工艺形成焊料层126。焊料凸块或球1 是用于外部连接。因此，层128、130、132和134在聚合物层136上以及在金属互连件3的导电层125c 在绝缘或电介质层122中的开孔底部处且在聚合物层136中的开孔136a下的接触点上构成凸块下层金属(under bump metallurgic, UBM)层666，且焊料凸块或球1 可在UBM层 666上形成。或者，UBM层666可进一步包含图80中所示在势垒层128上的焊料润湿层，且焊料凸块或球126可在UBM层666的焊料润湿层上形成。焊料凸块或球126可具有例如大于5微米，例如在5与200微米之间，且优选在10 与100微米之间或在10与30微米之间的凸块高度，和例如在10与200微米之间，且优选在50与100微米之间或在10与30微米之间的宽度或直径。焊料凸块或球1 可包含铋、 铟、锡、锡-铅合金、锡-银合金、锡-银-铜合金或锡-金合金。互连件3，例如图76中所示的互连件3a、北或3c，各自可通过UBM层666连接到一个或一个以上焊料凸块或球126。接着，参看图82，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11、虚拟衬底 62,165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555与555a)单一化。或者，在单一化工艺之前，可在载体11的衬底10与电介质层12中的多个开孔内形成多个金属插塞或通孔，穿过衬底10与电介质层12，且连接到载体11的导电层18。金属插塞或通孔可包含或可为铜、铝、金或镍。或者，金属插塞或通孔可进一步包含钛、钛-钨合金、氮化钛、钽、氮化钽、钛-铜合金或铬。接着，可在衬底10底面处形成多个金属迹线， 且通过金属插塞或通孔连接到载体11的导电层18。金属迹线各自可包含在衬底10底面下的钛、钛-钨合金、氮化钛、铬、钽、氮化钽或钛-铜合金层，和在钛、钛-钨合金、氮化钛、 铬、钽、氮化钽或钛-铜合金层下的经电镀金属层。经电镀金属层可包含或可为铜、金、铝或镍层。其次，多个被动组件，例如电容器、感应器或电阻器，可附接到衬底10的底面，且使用焊料与金属迹线粘结。焊料可包含铋、铟、锡、锡-铅合金、锡-银合金、锡-银-铜合金、 锡-金合金或锡-铜合金。在将被动组件与金属迹线粘结之后，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模土夬555与555a)单一化。因此，系统级封装或多芯片模块555可具有一个被动组件，其具有依序通过一个焊料、在衬底10底面处的一个金属迹线、在衬底10中的一个金属插塞或通孔和在衬底10 顶面处的导电层18的金属互连件连接到如图沈中所示的金属插塞fe或恥的第一端子， 且具有依序通过另一焊料、在衬底10底面处的另一金属迹线、在衬底10中的另一金属插塞或通孔和在衬底10顶面处的导电层18的另一金属互连件连接到如图沈中所示的金属插塞^3的第二端子。系统级封装或多芯片模块555可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图83，可使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块阳5与载体176的顶面粘结。接着，底部充填174可在系统级封装或多芯片模块555的聚合物层136与载体176的顶面之间形成，且包围焊料凸块或球126。底部充填174可包含环氧树脂、玻璃填料或碳填料，且玻璃填料或碳填料可分布在环氧树脂中。其次，可在载体176底面上形成多个焊料球 178。焊料球178各自可为具有在0. 25毫米与1. 2毫米之间的直径的Sn-Ag合金、Sn-Ag-Cu 合金、Sn-Au合金或Sn-Pb合金球。载体176可具有例如在0. 1毫米与2毫米之间的厚度， 且可为球栅格阵列(BGA)衬底或印刷电路板(PCB)。载体176可包含一个含有BT、FR4、环氧树脂和玻璃纤维的核心，以及在所述核心的两侧处的多个金属层。图84显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在图79中所示步骤之后，可在种子层132由光阻层152中的开孔15 暴露的区域上和在开孔15 中，利用例如电镀工艺形成金属层142，例如铜、金或银层，其具有例如在10与100微米之间，且优选在20与60微米之间的厚度。接着，可在开孔15 中和在金属层142上，利用例如电镀工艺或无电电镀工艺形成势垒层144，例如镍或镍-钒合金层， 其具有例如在0. 2与10微米之间，且优选在1与5微米之间的厚度。其次，可在开孔15 中和在势垒层144上，利用例如电镀工艺或无电电镀工艺形成焊料润湿层146，例如金、银、 铜或锡层，其具有例如在0. 02与5微米之间，且优选在0. 1与1微米之间的厚度。接着，使用例如有机化学溶液移除光阻层152。其次，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在金属层142下的种子层132。接着，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在金属层142下的粘附/势垒层134。因此，层132、134、142、144和146 在聚合物层136上以及在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处且在聚合物层136中的开孔136a下的接触点上构成多个金属凸块668。金属凸块668 可具有例如在20与400微米之间，且优选在50与100微米之间的宽度，和例如在10与100 微米之间，且优选在20与60微米之间的高度。其次，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11，虚拟衬底62、165和158，以及层22、60、66、88、116、120、122、 136、139和140，并将多个系统级封装或多芯片模块(例如图84中所示的系统级封装或多芯片模块单一化。在系统级封装或多芯片模块55 中，互连件3，例如图76中所示的互连件3a、3b或3c，各自可连接到一个或一个以上金属凸块668，且金属凸块668可用于外部连接。系统级封装或多芯片模块55 可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图85，可使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块阳恥与图83 中所示的载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合后，在金属凸块668的势垒层144与载体176的顶面之间形成多个金属接头 180。金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5 与50微米之间的厚度。或者，金属接头180可为金层，具有在0. 1与10微米之间的厚度。 接着，图83中所示的底部充填174可在系统级封装或多芯片模块55 的聚合物层136与载体176的顶面之间形成，且包围金属凸块668与金属接头180。其次，可在载体176底面上形成图83中所示的焊料球178。
或者，可省略如图77到85所示的绝缘或电介质层122。在此情况中，聚合物层136 是在表面223、225、227和139s上形成，且金属互连件3的导电层125c的接触点由聚合物层136中的开孔136a暴露且在其末端处。此外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成。图86与87显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图86，在形成图76中所示结构之后，可在层12 与12 的经研磨或抛光表面上、在导电层125c的经研磨或抛光表面227上以及在电介质层139的经暴露上表面139s 上形成图77中所示的绝缘或电介质层122。接着，在绝缘或电介质层122中使用例如光刻工艺与电介质蚀刻工艺形成多个开孔122a，且暴露出金属互连件3的导电层125c的多个区域。其次，可在绝缘或电介质层122上以及在金属互连件3导电层125c由层122中的开孔 12 暴露的区域上形成多个金属互连件或迹线300。接着，可在绝缘或电介质层122上和在金属互连件或迹线300上，利用例如旋转涂覆工艺形成聚合物层136，例如光敏性聚合物层。其次，可采用曝光工艺与化学显影工艺，在聚合物层136中形成多个开孔136a，暴露出金属互连件或迹线300的多个接触点。接着，聚合物层136可在180摄氏度与300摄氏度之间或在180摄氏度与250摄氏度之间的温度中固化。在经固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度。聚合物层136可为聚酰亚胺层、苯并环丁烯(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、环氧树脂层或SU-8层。金属互连件或迹线300各自可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。在第一替代方案中，金属互连件或迹线300可通过以下步骤形成。首先，可通过在绝缘或电介质层122上以及在金属互连件3的层125c由层 122中的开孔12 暴露的区域上溅镀具有小于1微米，例如在1纳米与0. 5微米之间的厚度的粘附/势垒层，在绝缘或电介质层122上以及在金属互连件3的导电层125c由层122 中的开孔12 暴露的区域上形成金属层148，然后在所述粘附/势垒层上溅镀具有小于 1微米，例如在10纳米与0. 8微米之间的厚度的种子层。粘附/势垒层可包含或可为钛、 钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间的厚度。种子层可包含或可为铜、钛-铜合金、镍、金或银层，具有小于1微米，例如在10纳米与0. 8微米之间的厚度。接着，可在金属层148的种子层上形成图案化光阻层， 且在图案化光阻层中的多个开孔暴露出种子层的多个区域。其次，可利用电镀工艺，在金属层148的种子层由图案化光阻层中的开孔暴露的区域上形成导电层150。导电层150例如可为在金属层148的种子层(优选为前文所述的金种子层)上通过电镀工艺形成的厚度在 0.5与5微米之间的金层，用于在以下工艺中与经金、铜或铝线粘结的线粘结。或者，导电层 150可为在金属层148的种子层(优选为前文所述的铜或钛-铜合金种子层)上通过电镀工艺形成的厚度在2与10微米之间的铜层，用于在以下工艺中与经金、铜或铝线粘结的线粘结。或者，导电层150可包含在金属层148的种子层(优选为前文所述的铜或钛-铜合金种子层)之上或上方通过电镀工艺或无电电镀工艺形成的具有在1与10微米之间的厚度的镍层，以及在镍层上通过电镀工艺或无电电镀工艺形成的具有在0. 01与2微米之间的厚度的金层，其用于在以下工艺中与经金、铜或铝线粘结的线粘结。接着，可移除图案化光阻层。其次，可通过蚀刻工艺移除不在导电层150下的金属层148。因此，金属互连件或迹线300可由金属层148与导电层150构成，且导电层150的侧壁未被金属层148覆盖。在第二替代方案中，金属互连件或迹线300可通过以下步骤形成。首先，可在绝缘或电介质层122上以及在金属互连件3的导电层125c由层122中的开孔12 暴露的区域上，通过溅镀工艺形成粘附/势垒层148，其具有小于1微米，例如在1纳米与0. 5微米之间的厚度。粘附/势垒层148可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间的厚度。接着，可在粘附/势垒层148上通过溅镀工艺形成可线粘结的导电层150，其具有在0.5与5微米之间的厚度。可线粘结的导电层 150可为通过溅镀工艺形成的具有在0. 5与5微米之间的厚度的铝-铜合金层，用于在以下工艺中与经金、铜或铝线粘结的线粘结。其次，可在可线粘结的导电层150上形成图案化光阻层。接着，利用蚀刻工艺，可移除不在图案化光阻层下的可线粘结的导电层150和不在图案化光阻层下的粘附/势垒层148。其次，可移除图案化光阻层。因此，金属互连件或迹线300可由粘附/势垒层148与可线粘结的导电层150构成，且可线粘结的导电层150的侧壁未被粘附/势垒层148覆盖。接着，参看图87，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11，虚拟衬底 62,165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140，且将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555c与555d)单一化。图88显示多芯片封装566，其包含通过线粘结的线184连接到图83中所示载体 176的系统级封装或多芯片模块555c，多芯片封装566可通过例如以下步骤形成。首先， 可通过例如在载体176的顶面上形成厚度在20与150微米之间的胶合层182，然后使用胶合层182将多个系统级封装或多芯片模块555c附接到载体11的顶面，将多个系统级封装或多芯片模块555c与图83中所示的载体176接合。胶合层182可为聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(ΡΡ0)、硅氧烷或SU-8层，厚度例如在20与150微米之间。接着，可通过线粘结工艺将多条线184(例如金线、铜线或铝线)线粘结到载体176的顶面上且线粘结到金属互连件或迹线300的导电层150由聚合物层136中的开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块555c的金属互连件或迹线300可通过线粘结的导线184以物理方式和以电方式连接到载体176。其次，可在多个系统级封装或多芯片模块555c上、在载体176的顶面上以及在线粘结的线184 上，通过成型工艺形成成型配料186，包封线粘结的线184与多个系统级封装或多芯片模块 555c。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。接着，可在载体176底面上形成图83中所示的焊料球178。然后，可进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566单一化。多芯片封装566 可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、 玻璃衬底或陶瓷衬底。图89到103显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图89，在利用蚀刻工艺(例如各向异性蚀刻工艺)形成图19中所示结构之后，可蚀刻掉在层18 J6和34上以及在电介质层60的上表面上形成的电介质层50，且可进一步蚀刻掉电介质层60的顶部。在蚀刻工艺之后，电介质层60可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05与0. 3微米之间的剩余厚度T22。
或者，可将蚀刻停止技术应用于蚀刻掉电介质层60的顶部的工艺。在此情况中， 电介质层60是由前文所述的无机层构成，例如包含在表面58s、6k和6 上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上的第二氧化硅层。 在蚀刻工艺期间，电介质层60的顶部(即第二氧化硅层)可被蚀刻掉，直到暴露出蚀刻停止层(即氧氮化硅层)，且所有第二氧化硅层都被移除为止。由氧氮化硅层与第一氧化硅层构成的残留电介质层60可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05与0. 3微米之间的厚度 T22。因此，可蚀刻掉在穿透通孔170v底部处、在电介质层60的上表面上和在支撑物 801上的互连件或金属迹线3 的上表面上的电介质层50，且电介质层50仍然留在穿透通孔170v的侧壁上，因此被称为在穿透通孔170v中的侧壁电介质层。侧壁电介质层50是在芯片68中或在虚拟衬底62中的穿透通孔170v的侧壁上形成，且被芯片68的半导体衬底 58或被虚拟衬底62包围。接着，参看图90，可在由穿透通孔170v暴露的层18J6和34上、在电介质层60的经蚀刻表面上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线3 上形成粘附/势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2 微米之间的厚度。可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成粘附/势垒层 52。其次，可在粘附/势垒层52上通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间的厚度。接着，可在种子层M上利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层194。其次，可采用曝光工艺与显影工艺，在光阻层194中形成多个开孔19 ， 暴露出种子层M的多个区域。图案化光阻层194可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，具有大于1微米，例如在1与20 微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度的导电层56可利用例如电镀工艺在种子层M由层194中的开孔19 暴露的区域上形成。粘附/势垒层52可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。 种子层M可包含或可为铜、钛-铜合金、镍、金或银层，具有小于1微米，例如在10纳米与 0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层56可包含或可为电镀的铜、金或银金属层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、 在1与5微米之间或在2与20微米之间的厚度。举例来说，粘附/势垒层52可为在由穿透通孔170v暴露的层18 J6和34上、在电介质层60的经蚀刻表面上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线35a上的含钛层，例如钛-钨合金、钛或氮化钛单层，厚度小于1微米，例如在1纳米与 0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上的电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。或者，粘附/势垒层52可为在由穿透通孔170v暴露的层18 J6和34上、在电介质层60的经蚀刻表面上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线 35a上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钽层上的铜或钛-铜合金单层，厚度小于 1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上的电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。或者，粘附/势垒层52可为在由穿透通孔170v暴露的层18 J6和34上、在电介质层60的经蚀刻表面上、在侧壁电介质层50上以及在支撑物801上的互连件或金属迹线 3 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1 与0. 2微米之间。种子层M可为在含铬层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上的电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10 微米之间、在1与5微米之间或在2与20微米之间的厚度。接着，参看图91，使用例如有机化学溶液移除光阻层194。其次，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层56下的种子层54。接着，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层56下的粘附/势垒层52。因此，在电介质层60上和在穿透通孔170v上的层5254和56构成在电介质层60上和在穿透通孔 170v上的多个金属互连件1，包含金属互连件Ia与lb。在电介质层60上的金属互连件1 的粘附/势垒层52与种子层M不在电介质层60上的金属互连件1的导电层56的任何侧壁Iw处，而是在电介质层60上的金属互连件1的导电层56底部之下。在电介质层60上的金属互连件1的导电层56的侧壁Iw未被层52与M覆盖。在穿透通孔170v中的层52、 54和56构成在穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图89中所示的穿透通孔170a、170b、170c、170d、170e和170f中的金属插塞(或金属通孔)5a、5b、 5c,5d,5e和5f。在芯片68中与在虚拟衬底62中的金属插塞5p各自由穿透通孔170v中的一个侧壁电介质层50包围。金属插塞5a是在虚拟衬底62中形成，而金属插塞^、5c、5d、 5e和5f是在同一芯片68中形成。支撑物801和在支撑物801上的互连层34中的互连件或金属迹线3 可在金属插塞k低于互连层34的上表面所在水平位置的两个部分之间。 在芯片68中与在虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。举例来说，一个金属插塞5p，例如金属插塞fe，可在虚拟衬底62中形成，且在一个穿透通孔170v(例如穿透通孔170a)底部处在导电层18的第一接触点上形成。另一金属插塞5p，例如金属插塞恥，可在一个芯片68中形成，且在另一穿透通孔170v (例如穿透通孔170b)底部处在导电层18的第二接触点上形成。另一金属插塞5p，例如金属插塞5c，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线35d在另一穿透通孔170v(例如穿透通孔170c)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5d，可在一个芯片68中形成，且在一个芯片68的图案化金属层沈中的互连件或金属迹线35c在另一穿透通孔170v(例如穿透通孔170d)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5f，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线3 在另一穿透通孔170v(例如穿透通孔170f)底部处的接触点上形成。另一金属插塞5p，例如金属插塞k，可在一个芯片68中形成，在位于另一金属插塞5p (例如金属插塞5e)左下方与右下方两个部分之间的支撑物(例如支撑物801)上的互连件或金属迹线35a的接触点上形成，且在一个穿透通孔170v(例如穿透通孔170e)底部处在导电层18 的第三接触点上形成。导电层18的前文所述第一、第二和第三接触点可通过载体11的电介质或绝缘层20互相分离。一个金属互连件1，例如Ia或lb，可在虚拟衬底62上、在多个芯片68上形成，且越过多个芯片68的多个边缘。金属互连件Ia可通过虚拟衬底62中的金属插塞fe连接到在穿透通孔170a底部处的导电层18的前文所述第一接触点，可通过一个芯片68中的金属插塞恥连接到在穿透通孔170b底部处的导电层18的前文所述第二接触点，可通过一个芯片68中的金属插塞5c连接到在一个芯片68中的互连件或金属迹线35d在穿透通孔170c 底部处的接触点，且可通过一个芯片68中的金属插塞5d连接到在一个芯片68中的互连件或金属迹线35c在穿透通孔170d底部处的接触点。金属互连件Ib可通过一个芯片68中的金属插塞5f连接到在一个芯片68中的互连件或金属迹线3 在穿透通孔170f底部处的接触点，可通过一个芯片68中的金属插塞k连接到在穿透通孔170e底部处的导电层18 的前文所述第三接触点，且可通过一个芯片68中的金属插塞k连接到在支撑物801上的互连件或金属迹线35a。金属互连件Ia可通过另一芯片68中的一个或一个以上金属插塞 5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。金属互连件Ib可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。因此，在一个芯片68中的一个半导体装置36可通过一个金属互连件1(例如Ia 或lb)连接到在一个芯片68中或在另一芯片68中的另一个半导体装置36，且可通过一个金属互连件1连接到在载体11中的导电层18在一个穿透通孔170v(例如穿透通孔170a、 170b或170e)底部处的接触点。金属互连件1各自可为信号迹线、位线、时钟总线、电源面、 电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图92，可在金属互连件1的导电层56上、在电介质层60的经蚀刻表面上和在金属互连件1之间的间隙中形成绝缘或电介质层66，其具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与 1微米之间的厚度。绝缘或电介质层66例如可包含或可为在金属互连件1的导电层56上、在电介质层60的经蚀刻表面上和在金属互连件1之间的间隙中的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。在导电层56上的聚合物层可具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3 与2微米之间或在0. 3与1微米之间的厚度。或者，绝缘或电介质层66可包含或可为在金属互连件1的导电层56上、在电介质层60的经蚀刻表面上和在金属互连件1之间的间隙中的无机层，例如氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如 SiOC)层。在导电层56上的无机层可具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与1微米之间的厚度。或者，参看图93，如图92中所示的绝缘或电介质层66可通过以下步骤形成。首先，在金属互连件1的导电层56上、在电介质层60的经蚀刻表面上和在金属互连件1之间的间隙中形成聚合物层66a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。接着，聚合物层66a通过例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件1的导电层56的上表面56u未被聚合物层66a覆盖为止。因此，聚合物层66a仍然留在电介质层60的经蚀刻表面上和在金属互连件1之间的间隙中，且具有例如大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。聚合物层66a的经研磨或抛光表面66s可为实质上平坦，且实质上与导电层56 的上表面56u共平面。其次，在导电层56的上表面56u上和在聚合物层66a的经研磨或抛光表面66s上形成无机层66b，例如氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层，其具有例如在0. 1与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此，如图92中所示的绝缘或电介质层66也可具有如图93中所示的聚合物层66a与无机层66b。参看图94，在形成绝缘或电介质层66之后，可接着如图观到45中所示进行以下步骤，以将芯片72与虚拟衬底165放置在层66上所形成的层116上，以在各芯片72的半导体衬底96的背面上、在虚拟衬底165上和在间隙如与8a中形成包封/间隙充填材料98， 以研磨或抛光包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165， 以在经研磨或抛光表面96s、16 和98s上形成电介质层88，以在芯片72中和在虚拟衬底 165中形成穿透通孔164v，且在电介质层88的上表面上、在由穿透通孔164v暴露的层56、 106和114上以及在穿透通孔164v的侧壁上形成电介质层90。接着，利用蚀刻工艺(例如各向异性蚀刻工艺)，蚀刻掉在层56、106和114上与在电介质层88的上表面上形成的电介质层90，且进一步蚀刻掉电介质层88的顶部。在蚀刻工艺之后，电介质层88可具有在0. 3 与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在0. 05与1微米之间、在0. 05 与0. 5微米之间或在0. 05与0. 3微米之间的剩余厚度T23。或者，可将蚀刻停止技术应用于蚀刻掉电介质层88的顶部的工艺。在此情况中， 电介质层88是由前文所述的无机层构成，例如包含在表面96s、98s和16 上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，以及在氧氮化硅层上的第二氧化硅层。在蚀刻工艺期间，可蚀刻掉电介质层88的顶部(即第二氧化硅层)，直到暴露出蚀刻停止层(即氧氮化硅层)，且移除所有第二氧化硅层为止。由氧氮化硅层与第一氧化硅层构成的残留电介质层88可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05与0. 3微米之间的厚度 T23。因此，在穿透通孔164v底部处、在电介质层88的上表面上和在支撑物802上的互连件或金属迹线^a的上表面上的电介质层90被蚀刻掉，且电介质层90仍然留在穿透通孔164v的侧壁上，因此被称为在穿透通孔164v中的侧壁电介质层。侧壁电介质层90是在芯片72中或在虚拟衬底165中的穿透通孔164v的侧壁上形成，且被芯片72的半导体衬底96或被虚拟衬底165包围。接着，参看图95，可在由穿透通孔16如暴露的层56、106和114上、在电介质层88 的经蚀刻表面上、在侧壁电介质层90上和在支撑物802上的互连件或金属迹线5 上形成粘附/势垒层92，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2 微米之间的厚度。粘附/势垒层92可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD)) 形成。其次，可在粘附/势垒层92上通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD)) 形成种子层94，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与 0. 15微米之间的厚度。接着，可在种子层94上利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层四4。其次，可采用曝光工艺与显影工艺，在光阻层四4中形成多个开孔 294a,暴露出种子层94的多个区域。图案化光阻层294可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，可利用例如电镀工艺等适当工艺，在种子层94由层四4中的开孔^Ma暴露的区域上形成导电层86，其具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。粘附/势垒层92可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。 种子层94可包含或可为铜、钛-铜合金、镍、金或银层，具有小于1微米，例如在10纳米与 0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层86可包含或可为电镀的铜、金或银金属层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、 在1与5微米之间或在2与20微米之间的厚度。举例来说，粘附/势垒层92可为在由穿透通孔164v暴露的层56、106和114上、 在电介质层88的经蚀刻表面上、在侧壁电介质层90上以及在支撑物802上的互连件或金属迹线5 上的含钛层，例如钛-钨合金、钛或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1 与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。或者，粘附/势垒层92可为在由穿透通孔164v暴露的层56、106和114上、在电介质层88的经蚀刻表面上、在侧壁电介质层90上以及在支撑物802上的互连件或金属迹线5 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间， 且优选在0. 1与0. 2微米之间。种子层94可为在含钽层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86 可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。或者，粘附/势垒层92可为在由穿透通孔164v暴露的层56、106和114上、在电介质层88的经蚀刻表面上、在侧壁电介质层90上以及在支撑物802上的互连件或金属迹线5 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在 0. 1与0. 2微米之间。种子层94可为在含铬层上的铜或钛-铜合金单层，厚度小于1微米， 例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1 与10微米之间、在1与5微米之间或在2与20微米之间的厚度。接着，参看图96，使用例如有机化学溶液移除光阻层四4。接着，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层86下的种子层94。其次，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层86下的粘附/势垒层92。因此，在电介质层88上与在穿透通孔164v上的层92、94和86构成在电介质层88上与在穿透通孔 164v上的多个金属互连件2，包含两个金属互连件加与2b。在电介质层88上的金属互连件2的粘附/势垒层92与种子层94不在电介质层88上的金属互连件2的导电层86的任何侧壁2w处，而是在电介质层88上的金属互连件2的导电层86底部之下。在电介质层88 上的金属互连件2的导电层86的侧壁2w未被层92与94覆盖。在穿透通孔164v中的层 92,94和86构成在穿透通孔164v中的多个金属插塞(或金属通孔)6p，包含分别在如图94 中所示的穿透通孔164a、164b、164c、164d和16 中的金属插塞(或金属通孔)6a、6b、6c、 6d和6e。在芯片72中和在虚拟衬底165中的金属插塞6p各自被在穿透通孔164v中的一个侧壁电介质层90包围。金属插塞6a是在虚拟衬底165中形成，金属插塞6b与6c是在一个芯片72中形成，而金属插塞6d与6e是在另一芯片72中形成。支撑物802和在支撑物802上的互连层106中的互连件或金属迹线5 可在金属插塞6e低于互连层106上表面所在水平位置的两个部分之间。在芯片72中与在虚拟衬底165中形成的这些金属插塞 6p可连接金属互连件2与在芯片72中的半导体装置102，且连接金属互连件1与2。举例而言，一个金属插塞6p，例如金属插塞6a，可在虚拟衬底165中形成，且在一个金属互连件1(例如金属互连件lb)的导电层56在一个穿透通孔164v(例如穿透通孔 164a)底部处的接触点上形成。另一金属插塞6p，例如金属插塞6e，可在一个芯片72中形成，在位于另一金属插塞6p(例如金属插塞6e)左下方与右下方两个部分之间的支撑物 (例如支撑物80 上的互连件或金属迹线5 的接触点上形成，且在一个金属互连件1 (例如金属互连件lb)中的导电层56在另一穿透通孔164v(例如穿透通孔164e)底部处的另一接触点上形成。另一金属插塞6p，例如金属插塞6d，可在一个芯片72中形成，且在一个芯片 72中的互连件或金属迹线5 在另一穿透通孔164v(例如穿透通孔164d)底部处的接触点上形成。另一金属插塞6p，例如金属插塞6b，可在另一芯片72中形成，且在另一金属互连件1(例如金属互连件la)中的导电层56在另一穿透通孔164v(例如穿透通孔164b)底部处的另一接触点上形成。另一金属插塞6p，例如金属插塞6c，可在另一芯片72中形成，且在另一芯片72中的互连件或金属迹线55c在另一穿透通孔164v(例如穿透通孔164c)底部处的接触点上形成。金属互连件加可在虚拟衬底165上、在多个芯片72上形成，且越过多个芯片72 的多个边缘。金属互连件加可通过一个芯片72中的金属插塞6b连接到金属互连件Ia在穿透通孔164b底部处的接触点，可通过一个芯片72中的金属插塞6c连接到在一个芯片72 中的互连件或金属迹线55c在穿透通孔16 底部处的接触点，且可通过另一芯片72中的金属插塞6d连接到另一芯片72中的互连件或金属迹线5 在穿透通孔164d底部处的接触点。在穿透通孔164b、16 和164d底部处的这些接触点可通过金属互连件加互相连接。金属互连件2b可在多个芯片72上形成，以连接多个芯片72中的多个半导体装置 102。金属互连件2b可通过一个芯片72中的金属插塞6e连接到金属互连件Ib在穿透通孔16 底部处的接触点，可通过一个芯片72中的金属插塞6e与互连件或金属迹线5 连接到一个芯片72中的一个或一个以上半导体装置102，且可通过另一芯片72中的另一金属插塞6p连接到另一芯片72中的互连件或金属迹线5^1、5恥或55c在另一穿透通孔164v 底部处的接触点。因此，在一个芯片72中的一个半导体装置102可通过一个金属互连件2 (例如加或2b)连接到在一个芯片72中或在另一芯片72中的另一半导体装置102，且可通过一个金属互连件2连接到一个金属互连件1 (例如Ia或lb)的导电层56在一个穿透通孔164v (例如穿透通孔164a、164b或164e)底部处的接触点。金属互连件2各自可为信号迹线、位线、 时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图97，在金属互连件2的导电层86上、在电介质层88的经蚀刻表面上以及在金属互连件2之间的间隙中形成绝缘或电介质层120，其具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与 1微米之间的厚度。绝缘或电介质层120例如可包含或可为在金属互连件2的导电层86上、在电介质层88的经蚀刻表面上以及在金属互连件2之间的间隙中聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。在导电层86上的聚合物层可具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3 与2微米之间或在0. 3与1微米之间的厚度。或者，绝缘或电介质层120可包含或可为在金属互连件2的导电层86上、在电介质层88的经蚀刻表面上以及在金属互连件2之间的间隙中无机层，例如氧化硅(例如 SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层。在导电层86上的无机层可具有例如在0. 3与10微米之间，且优选在0. 3与 5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与1微米之间的厚度。或者，参看图98，如图97中所示的绝缘或电介质层120可通过以下步骤形成。首先，在金属互连件2的导电层86上、在电介质层88的经蚀刻表面上以及在金属互连件2之间的间隙中形成聚合物层120a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO) 或聚苯并噁唑(PBO)层。接着，聚合物层120a通过例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件2的导电层86的上表面86u未被聚合物层120a覆盖为止。因此，聚合物层120a 仍然留在电介质层88上以及在金属互连件2之间的间隙中，且具有例如大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。聚合物层120a的经研磨或抛光表面120s可为实质上平坦，且实质上与导电层86 的上表面86u共平面。其次，在导电层86的上表面86u上以及在聚合物层120a的经研磨或抛光表面120s上形成无机层120b，例如氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层，其具有例如在0. 1与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此，如图97 中所示的绝缘或电介质层120可由如图98中所示的聚合物层120a与无机层120b构成。参看图99，在形成绝缘或电介质层120之后，可接着如图M到69中所示进行以下步骤，以将芯片118与虚拟衬底158放置在层120上所形成的层140上，以在各芯片118 的半导体衬底124的背面上、在虚拟衬底158上以及在间隙4b与8b中形成包封/间隙充填材料138，以研磨或抛光包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158，以在经研磨或抛光表面lMs、138s和158s上形成电介质层139，以在芯片 118中和在虚拟衬底158中形成穿透通孔156v，且在电介质层139的上表面上、在由穿透通孔156v暴露的层17、19和86上以及在穿透通孔156v的侧壁上形成电介质层127。接着， 利用蚀刻工艺(例如各向异性蚀刻工艺)，蚀刻掉在层17、19和86上与在电介质层139的上表面上形成的电介质层127，且进一步蚀刻掉电介质层139的顶部。在蚀刻工艺之后，电介质层139可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在 0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05与0. 3微米之间的剩余厚度T24。或者，可将蚀刻停止技术应用于蚀刻掉电介质层139的顶部的工艺。在此情况中， 电介质层139是由前文所述的无机层构成，例如包含在表面lMs、138s和158s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，以及在氧氮化硅层上的第二氧化硅层。在蚀刻工艺期间，可蚀刻掉电介质层139的顶部(即第二氧化硅层)，直到暴露出蚀刻停止层(即氧氮化硅层)，且移除所有第二氧化硅层为止。由氧氮化硅层与第一氧化硅层构成的残留电介质层139可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2 微米之间、在0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05与0. 3微米之间的厚度D4。因此，在穿透通孔156v底部处、在电介质层139的上表面上和在支撑物803上的互连件或金属迹线75a的上表面上的电介质层127被蚀刻掉，且电介质层127仍然留在穿透通孔156v的侧壁上，因此被称为在穿透通孔156v中的侧壁电介质层。侧壁电介质层127 是在芯片118中或在虚拟衬底158中的穿透通孔156v的侧壁上形成，且被芯片118的半导体衬底IM或被虚拟衬底158包围。接着，参看图100，可在由穿透通孔156v暴露的层17、19和86上、在电介质层139 的经蚀刻表面上、在侧壁电介质层127上以及在支撑物803上的互连件或金属迹线7 上形成粘附/势垒层125a，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1 与0.2微米之间的厚度。可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成粘附 /势垒层12fe。接着，可在粘附/势垒层12 上通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层125b，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。其次，可在种子层12 上利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层394。接着，可采用曝光工艺与显影工艺，在光阻层394 中形成多个开孔39 ，暴露出种子层12 的多个区域。图案化光阻层394可具有例如在1 与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，具有大于 1微米，例如在1与20微米之间，且优选在1与10微米之间或在1与5微米之间的厚度的导电层125c可利用例如电镀工艺在种子层12 由层394中的开孔39 暴露的区域上形成。粘附/势垒层12 可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。种子层12 可包含或可为铜、钛-铜合金、镍、金或银层，具有小于1微米，例如在10 纳米与0.8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层125c可包含或可为电镀的铜、金或银金属层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间或在1与5微米之间的厚度。举例来说，粘附/势垒层12 可为在由穿透通孔156v暴露的层17、19和86上、 在电介质层139的经蚀刻表面上、在侧壁电介质层127上以及在支撑物803上的互连件或金属迹线7 上的含钛层，例如钛-钨合金、钛或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间。导电层125c可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间或在1与5微米之间的厚度。或者，粘附/势垒层12 可为在由穿透通孔156v暴露的层17、19和86上、在电介质层139的经蚀刻表面上、在侧壁电介质层127上以及在支撑物803上的互连件或金属迹线7 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0.2微米之间。种子层12 可为在含钽层上的铜或钛-铜合金单层， 厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间或在1与5微米之间的厚度。或者，粘附/势垒层12 可为在由穿透通孔156v暴露的层17、19和86上、在电介质层139的经蚀刻表面上、在侧壁电介质层127上以及在支撑物803上的互连件或金属迹线7 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含铬层上的铜或钛-铜合金单层，厚度小于1 微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上的经电镀铜层，具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间或在1与5微米之间的厚度。接着，参看图101，使用例如有机化学溶液移除图案化光阻层394。其次，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层125c下的种子层125b。接着，利用例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层125c下的粘附/势垒层 125a。因此，在电介质层139上与在穿透通孔156v上的层125a、12 和125c构成在电介质层139上与在穿透通孔156v上的多个金属互连件3，包含金属互连件3a、;3b和3c。在电介质层139上的金属互连件3的粘附/势垒层12 与种子层12 不在电介质层139上的金属互连件3的导电层125c的任何侧壁3w处，而是在电介质层139上的金属互连件3的导电层125c底部之下。在电介质层139上的金属互连件3的导电层125c的侧壁3w未被层 12 与125b覆盖。在穿透通孔156v中的层125a、125b和125c构成在穿透通孔156v中的多个金属插塞(或金属通孔)7p，包含分别在如图73与99中所示的穿透通孔156a、156b、
62156c、156d、156e和156f中的金属插塞(或金属通孔)7a、7b、7c、7d、7e和7f。在芯片118 中与在虚拟衬底158中的金属插塞7p各自被在穿透通孔156v中的一个侧壁电介质层127 包围。金属插塞7a是在虚拟衬底158中形成，金属插塞7b、7c和7d是在一个芯片118中形成，而金属插塞7f与7e是在另一芯片118中形成。支撑物803和在支撑物803上的互连层17中的互连件或金属迹线7 可在金属插塞7e低于互连层17上表面所在水平位置的两个部分之间。在芯片118中与在虚拟衬底158中形成的这些金属插塞7p可连接金属互连件3与在芯片118中的半导体装置13，且连接金属互连件2与3。一个金属插塞7p，例如金属插塞7a，可在虚拟衬底158中形成，且在一个金属互连件2的导电层86在一个穿透通孔156v(例如穿透通孔156a)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7b，可在一个芯片118中形成，且在另一金属互连件2 (例如金属互连件加)中的导电层86在另一穿透通孔156v(例如穿透通孔156b)底部处的另一接触点上形成。另一金属插塞7p，例如金属插塞7c，可在一个芯片118中形成，且在一个芯片118中的互连件或金属迹线75d在另一穿透通孔156v(例如穿透通孔156c)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7d，可在一个芯片118中形成，且在一个芯片 118中的互连件或金属迹线75c在另一穿透通孔156v(例如穿透通孔156d)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7f，可在另一芯片118中形成，且在另一芯片 118中的互连件或金属迹线7 在另一穿透通孔156v(例如穿透通孔156f)底部处的接触点上形成。另一金属插塞7p，例如金属插塞7e，可在另一芯片118中形成，在位于另一金属插塞7p(例如金属插塞7e)左下方与右下方两个部分之间的支撑物(例如支撑物803)上的互连件或金属迹线7 的接触点上形成，且在另一金属互连件2 (例如金属互连件2b)中的导电层86在另一穿透通孔156v(例如穿透通孔156e)底部处的另一接触点上形成。金属互连件3a可在一个或一个以上芯片118上形成。金属互连件3b可在多个芯片118上形成，且越过多个芯片118的多个边缘。金属互连件3c可在一个或一个以上芯片 118上且在虚拟衬底158上形成。金属互连件3a可通过一个芯片118中的金属插塞7b连接到金属互连件加在穿透通孔156b底部处的接触点，且可通过一个芯片118中的金属插塞7c连接到在一个芯片 118中的互连件或金属迹线75d在穿透通孔156c底部处的接触点。金属互连件北可通过一个芯片118中的金属插塞7d连接到在一个芯片118中的互连件或金属迹线75c在穿透通孔156d底部处的接触点，且可通过另一芯片118中的金属插塞7f连接到在另一芯片118 中的互连件或金属迹线7 在穿透通孔156f底部处的接触点。金属互连件3c可通过另一芯片118中的金属插塞7e连接到金属互连件2b在穿透通孔156e底部处的接触点，可通过另一芯片118中的金属插塞7e与互连件或金属迹线7 连接到另一芯片118中的一个或一个以上半导体装置13，且可通过虚拟衬底158中的金属插塞7a连接到另一金属互连件1 在穿透通孔156a底部处的接触点。因此，在穿透通孔156b与156c底部处的接触点可通过金属互连件3a互相连接，在穿透通孔156d与156f底部处的接触点可通过金属互连件北互相连接，且在穿透通孔156a与156e底部处的接触点可通过金属互连件3c互相连接。因此，在一个芯片118中的一个半导体装置13可通过一个金属互连件3 (例如3a 或3b)连接到在一个芯片118中或在另一芯片118中的另一个半导体装置13，且可通过一个金属互连件3连接到一个金属互连件2 (例如加或2b)的导电层86在一个穿透通孔156奴例如穿透通孔1563、15613或1566)底部处的接触点。金属互连件3各自可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件118不仅可表示芯片，而且也可表示晶片。当元件118为晶片时，元件 72可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图102，在金属互连件3的导电层125c上、在电介质层139的经蚀刻表面上和在金属互连件3之间的间隙中形成绝缘或电介质层122，其具有例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与 1微米之间的厚度。接着，在绝缘或电介质层122上，利用例如旋转涂覆工艺形成聚合物层 136，例如光敏性聚合物层。其次，可采用曝光工艺与化学显影工艺，在聚合物层136中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。接着，聚合物层136可在180摄氏度与300摄氏度之间或在180摄氏度与250摄氏度之间的温度中固化。在经固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度。聚合物层136可为聚酰亚胺层、苯并环丁烯(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、环氧树脂层或SU-8层。绝缘或电介质层122例如可包含或可为通过一种例如包含化学气相沉积(CVD) 工艺或等离子增强化学气相沉积(PECVD)工艺的工艺形成的无机层，例如氧化硅(例如 SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层，厚度例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与1微米之间。或者，绝缘或电介质层122可包含或可为通过例如使用旋转涂覆工艺且然后使用热固化工艺在150摄氏度与300摄氏度之间的温度中形成的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层，厚度例如在0. 3与10微米之间，且优选在0. 3与5微米之间、在0. 3与3微米之间、在0. 3与2微米之间或在0. 3与1微米之间。参看图103，在形成图102中所示结构之后，在聚合物层136上和在金属互连件 3的导电层125c在绝缘或电介质层122中的多个开孔底部处与在聚合物层136中的开孔 136a下的多个接触点上形成凸块下层金属(UBM)层666、在UBM层666上形成多个焊料凸块或球126，以及使多个系统级封装或多芯片模块(例如系统级封装或多芯片模块55 与 555f)单一化可认为是图78到82中所示的步骤。在一些情况中，系统级封装或多芯片模块55 可进一步包含在载体11中的多个金属插塞或通孔、在载体11下的多个金属迹线以及在载体11下的多个被动组件。金属插塞或通孔可在载体11的衬底10与电介质层12中的多个开孔内形成，穿过衬底10与电介质层12，且连接到载体11的导电层18。金属插塞或通孔可包含或可为铜、铝、金或镍。或者，金属插塞或通孔可进一步包含钛、钛-钨合金、氮化钛、钽、氮化钽、钛-铜合金或铬。金属迹线可在载体11的衬底10底面处形成，且通过所述金属插塞或通孔连接到载体11的导电层18。金属迹线各自可包含经电镀金属层和钛、钛-钨合金、氮化钛、铬、钽、氮化钽或钛-铜合金层，且经电镀金属层可包含或可为铜、金、铝或镍层。被动组件(例如电容器、感应器或电阻器)可使用焊料与金属迹线粘结。一个被动组件可依序通过一个焊料、在衬底 10底面处的一个金属迹线、在衬底10中的一个金属插塞或通孔和在衬底10顶面处的导电层18的金属互连件连接到一个金属插塞5p，例如金属插塞fe、5b、5c、5dje或5f。焊料可包含铋、铟、锡、锡-铅合金、锡-银合金、锡-银-铜合金、锡-金合金或锡-铜合金。系统级封装或多芯片模块55 可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图104，可使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图83中所示的载体176的顶面粘结。接着，图83中所示的底部充填174可在系统级封装或多芯片模块 555e的聚合物层136与载体176顶面之间形成，且包围焊料凸块或球126。其次，图83中所示的焊料球178可在载体176底面上形成。图105显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在形成图102中所示结构之后，在绝缘或电介质层122中与在聚合物层136中的开孔136a下形成多个开孔；在聚合物层136上和在金属互连件3的导电层125c由绝缘或电介质层122中的开孔暴露且在聚合物层136中的开孔136a下的多个接触点上形成粘附/势垒层134 ；在粘附/势垒层134上形成种子层132 ；在种子层132上形成光阻层152 ； 以及在光阻层152中形成多个开孔15 可认为是图78与79中所示的步骤。接着，在种子层132由光阻层152中的开孔15 暴露的多个区域上和在开孔15 中形成金属层142 ； 在开孔15 中与在金属层142上形成势垒层144 ；在开孔15 中与在势垒层144上形成焊料润湿层146 ；移除光阻层152 ；移除不在金属层142下的种子层132 ；以及移除不在金属层142下的粘附/势垒层134可认为是图84中所示的步骤。因此，层132、134、142、144 和146构成在聚合物层136上和在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处与在聚合物层136中的开孔136a下的接触点上的多个金属凸块668。金属凸块668可具有例如在20与400微米之间，且优选在50与100微米之间的宽度，和例如在 10与100微米之间，且优选在20与60微米之间的高度。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如图105中所示的系统级封装或多芯片模块555g)单一化。在系统级封装或多芯片模块555g中，互连件3各自可连接到一个或一个以上金属凸块668，且金属凸块668可用于外部连接。系统级封装或多芯片模块555g可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图106，可使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图 83中所示的载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176顶面之间形成多个金属接头 180。金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5 与50微米之间的厚度。接着，图83中所示的底部充填174可在系统级封装或多芯片模块 555g的聚合物层136与载体176顶面之间形成，且包围金属凸块668与金属接头180。其次，可在载体176底面上形成图83中所示的焊料球178。或者，可省略如图102到106所示的绝缘或电介质层122。在此情况中，聚合物层 136是在金属互连件3的导电层125c上、在电介质层139的经蚀刻表面上和在金属互连件3 之间的间隙中形成，且金属互连件3的导电层125c的接触点由聚合物层136中的开孔136a暴露且在其末端处。此外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层 136中的开孔136a暴露且在其末端处的接触点上形成。图107与108显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图107，在形成图101中所示结构之后，可在金属互连件3的导电层125c 上、在电介质层139的经蚀刻表面上和在金属互连件3之间的间隙中形成绝缘或电介质层 122。图107中所示层122的规格可认为是如图102中所示的层122的规格。接着，可在绝缘或电介质层122中形成多个开孔122a，且暴露出金属互连件3的导电层125c的多个区域。其次，可在绝缘或电介质层122上和在金属互连件3的导电层125c由层122中的开孔 122a暴露的区域上形成图86中所示的金属互连件或迹线300。金属互连件或迹线300可由图86中所示的层148与150构成，且形成图107中所示金属互连件或迹线300的步骤可认为是形成如图86中所示金属互连件或迹线300的步骤。接着，可在绝缘或电介质层122 上和在金属互连件或迹线300上，利用例如旋转涂覆工艺形成聚合物层136，例如光敏性聚合物层。其次，可采用曝光工艺与化学显影工艺，在聚合物层136中形成多个开孔136a，暴露出金属互连件或迹线300的多个接触点。接着，聚合物层136可在180摄氏度与300摄氏度之间或在180摄氏度与250摄氏度之间的温度中固化。在经固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度。聚合物层136可为聚酰亚胺层、苯并环丁烯(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、 环氧树脂层或SU-8层。接着，参看图108，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11、虚拟衬底 62,165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块55 与555i)单一化。图109显示多芯片封装566a，其包含通过线粘结的线184连接到图83中所示载体 176的系统级封装或多芯片模块55 ！。多芯片封装566a类似于图88中所示的多芯片封装 566，但图88中所示的系统级封装或多芯片模块555c被系统级封装或多芯片模块55 置换。形成包装有系统级封装或多芯片模块阳证的多芯片封装566a的步骤可认为是形成包装有如图88中所示系统级封装或多芯片模块555c的多芯片封装566的步骤。图109中所示的胶合层182、经线粘结的线184和成型配料186的规格可认为分别是如图88中所示的胶合层182、经线粘结的线184和成型配料186的规格。图109中所示焊料球178的规格可认为是如图83中所示焊料球178的规格。多芯片封装566a可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图110到1 显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图110，在与载体11粘结之前，提供多个芯片68。图110中所示的芯片68 类似于图7中所示的芯片68，但图110中所示的各芯片68进一步包含在图案化金属层沈由钝化层M中的多个开孔2 暴露且在其末端处的多个接触点之下和之上的多个金属凸块891，且进一步包含由图案化金属层沈提供的互连件或金属迹线35e。互连件或金属迹线3 可连接到一个或一个以上半导体装置36，但可与互连件或金属迹线35a、35b、35c或 35d分离。互连件或金属迹线3 可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。由与图7中芯片68的元件所指示相同的参考编号所指示的图110中芯片68的元件具有与图7中所示芯片68的元件相同的材料与规格。在一种情况中，一个芯片68可具有与另一芯片68不同的电路设计。另外，在另一种情况中，一个芯片68可具有与另一芯片68相同的电路设计。或者，一个芯片68可具有与另一芯片68 不同的面积(上表面)或大小。另外，在另一种情况中，一个芯片68可具有与另一芯片68 相同的面积(上表面)或大小。图110中所示的载体11类似于图1中所示者，但图110中所示的载体11进一步包含在导电层18在电介质或绝缘层20中的多个开孔20a底部处的多个接触点上的多个金属垫片892。在导电层18在开孔20a底部处的接触点可通过载体 11的电介质或绝缘层20互相分离。金属垫片892可由两个金属层8 与85构成。金属层85，例如镍层，可具有例如在2与10微米之间的厚度，且可通过例如电镀或无电电镀工艺在载体11的导电层18在开孔20a底部处的接触点上形成。金属层84a，例如焊料或金层，可具有例如在2与15微米之间的厚度，且可在金属层85(例如镍层)上通过例如电镀或无电电镀工艺形成。金属凸块891可由一个或一个以上金属层构成，例如金属层83与84b。金属层83 可包含通过例如溅镀工艺在各芯片68的图案化金属层沈在开孔2 顶部处的接触点之下和之上形成的粘附/势垒层，例如钛、氮化钛、钛-钨合金、钽、氮化钽或铬层，厚度小于1微米，例如在1纳米与0. 5微米之间。金属层83可进一步包含在粘附/势垒层之下和之上通过例如溅镀工艺形成的种子层，例如钛-铜合金、铜、金或镍层，厚度小于1微米，例如在10纳米与0.8微米之间。金属层84b例如可包含在金属层83的种子层(优选为铜或钛-铜-合金种子层)之下和之上通过例如电镀工艺形成的铜层，厚度例如在0. 5与20微米之间，且优选在2与10微米之间；在铜层之下和之上通过例如电镀或无电电镀工艺形成的镍层，厚度例如在0. 1与10微米之间，且优选在0. 2与5微米之间；以及在镍层之下和之上通过例如电镀工艺形成的铋、铟、锡、锡-铅合金、锡-银合金、锡-铜合金或锡-银-铜合金焊料层，用于与金属垫片892的金属层84a(例如焊料或金层)粘结。或者，金属层84b可包含在金属层83的种子层(优选为铜或钛-铜-合金种子层)之下和之上通过电镀工艺形成的铜层，厚度例如在2与100微米之间，且优选在5与50微米之间；在铜层之下和之上通过电镀或无电电镀工艺形成的镍层，厚度例如在2与10微米之间，且优选在2与5微米之间； 以及在镍层之下和之上通过电镀或无电电镀工艺形成的金层，用于与金属垫片892的金属层84a(例如焊料或金层)粘结。或者，金属层84b可包含在金属层83的种子层(优选为铜或钛-铜-合金种子层)之下和之上通过例如电镀工艺形成的镍层，厚度例如在2与50 微米之间，且优选在5与25微米之间；以及在镍层之下和之上通过例如电镀或无电电镀工艺形成的铋、铟、锡、锡-铅合金、锡-银合金、锡-铜合金或锡-银-铜合金焊料层，用于与金属垫片892的金属层84a(例如焊料或金层)粘结。参看图111，可使用例如将芯片68的金属凸块891与载体11的金属垫片892接合的倒装芯片技术，将芯片68与载体11粘结。在此方法中，金属凸块891可放置于金属垫片892上，然后可使用例如加热或再流动工艺等适当工艺将金属凸块891的金属层84b的最下层(前文所述的焊料或金层)和金属垫片892的金属层84a的最上层(前文所述的焊料或金层)熔解或整合成多个金属接头89。因此，金属接头89可在芯片68的有源侧与载体11的顶面之间形成。金属接头89各自可为在金属层85与在金属层83之下和之上的残留金属层84b (未示于图111中但示于图110中)中的前文所述镍层之间的铋、铟、锡-铅合金、锡-银合金、锡-铜合金、锡-银-铜合金、锡-金合金或金层，具有例如在5与50微米之间的厚度。金属接头89可将芯片68的互连件或金属迹线3^、35c、35d和3 连接到载体11的导电层18的多个金属互连件或迹线。接着，底部充填91可在各芯片68的钝化层M与载体11的顶面之间形成，且包围金属接头89。底部充填91可包含环氧树脂、玻璃填料或碳填料，且玻璃填料或碳填料可分布在环氧树脂中。接着，参看图112，可使用胶合层22，将多个单独虚拟衬底62与载体11的顶面接合。胶合层22可为聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑 (PBO)、聚苯醚(PPO)或硅氧烷层，厚度例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间。当在相邻两个芯片68之间的间隙过大(例如大于500或1，000 微米)时，一个或一个以上单独虚拟衬底62可放置于所述间隙中。或者，当在相邻两个芯片68之间的间隙足够小(例如小于500或1，000微米)时，不可在所述间隙中放置单独的虚拟衬底62。单独的虚拟衬底62例如可为单独硅条块、单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。在一个实施例中，在将单独虚拟衬底62与载体11接合之前，没有在各单独虚拟衬底62中或在各单独虚拟衬底62的上表面或底表面上预先形成电路。或者，可将胶合层22用在各单独虚拟衬底62的底面上预先形成氧化硅层置换。在此情况中，将单独虚拟衬底62与载体11的顶面接合可通过将在各单独虚拟衬底62上预先形成的氧化硅层22与载体11的电介质或绝缘层20的另一氧化硅层粘结来进行。因此，可使用这些氧化硅层将单独虚拟衬底62与载体11接合。图113为根据一个实施例的显示图112中所示的单独虚拟衬底62与芯片68的示意性俯视图，且图112为沿图113中所示的C-C线切割的横截面图。如图112与113中所示，有多个间隙4，其各自在一个芯片68与一个单独虚拟衬底62之间，且有多个间隙8(图中显示其中一者)，其各自在相邻两个芯片68之间。间隙4各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D1。间隙8各自可具有例如小于500微米，例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D2。在将单独虚拟衬底62与载体11接合之后，图114中所示的结构可通过以下步骤形成。在形成图112中所示结构之后，可在各芯片68的半导体衬底58的背面上、在单独虚拟衬底62的顶面上和在间隙4与8中形成图10中所示的包封/间隙充填材料64。接着， 包封/间隙充填材料64、各芯片68的半导体衬底58的背面和单独虚拟衬底62通过例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到一个芯片68的半导体衬底58减薄到厚度Tl例如在1与100 微米之间、在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间为止。优选情况是，在研磨或抛光工艺之后，芯片68各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25 微米之间的厚度。在研磨或抛光工艺之后，一个单独虚拟衬底62可减薄到厚度T2例如在 3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4与8中的包封/间隙充填材料64可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T3。在各芯片68背面处的半导体衬底58的经研磨或抛光表面58s和单独虚拟衬底62的经研磨或抛光表面6 可为实质上平坦，且未被包封/间隙充填材料64覆盖。经研磨或抛光表面6 可实质上与各芯片68的经研磨或抛光表面58s 且与间隙4与8中的包封/间隙充填材料64的经研磨或抛光表面6如共平面。在包封/ 间隙充填材料64、各芯片68的半导体衬底58的背面和单独虚拟衬底62通过上文所提及的工艺研磨或抛光之后，可在各芯片68的半导体衬底58的经研磨或抛光表面58s上、在单独虚拟衬底62的经研磨或抛光表面6 上和在包封/间隙充填材料64的经研磨或抛光表面 64s上形成图14中所示的电介质层60。或者，图114中所示的结构可通过以下步骤形成。在将单独虚拟衬底62与载体11 接合之后，可在芯片68的半导体衬底58的背面上、在单独虚拟衬底62的顶面上和在间隙4 与8中形成图12中所示的包封/间隙充填材料64。接着，可在包封/间隙充填材料64上和在间隙4与8中形成图12中所示的聚合物65。其次，可进行图13中所示的步骤，以移除聚合物层65，以移除不在间隙4与8中的包封/间隙充填材料64，以使芯片68的半导体衬底58减薄，以及使单独虚拟衬底62减薄。因此，在各芯片68背面处的半导体衬底58的经抛光表面58s和单独虚拟衬底62的经抛光表面6 可为实质上平坦，且未被包封/间隙充填材料64覆盖。经抛光表面6 可实质上与各芯片68的经抛光表面58s且与间隙4与8 中的包封/间隙充填材料64的经抛光表面6如共平面。经抛光表面58s、6k和6如可具有例如低于20纳米的微观粗糙度。芯片68各自可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。一个芯片68的半导体衬底58可减薄到厚度Tl在1与30微米之间，且优选在2与5微米之间、在2与10微米之间、在2与20微米之间或在3与30微米之间。单独虚拟衬底62各自可减薄到厚度T2例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。在间隙4与8中的包封/间隙充填材料64可减薄到厚度T3例如在3与35微米之间，且优选在5与10微米之间或在5与25 微米之间。然后，可在各芯片68的半导体衬底58的经抛光表面58s上、在单独虚拟衬底62 的经抛光表面6 上和在包封/间隙充填材料64的经抛光表面6如上形成图14中所示的电介质层60。参看图115，在形成图114中所示结构之后，可在芯片68中和在单独虚拟衬底62 中，通过一种或一种以上适当工艺，例如通过以下步骤形成多个穿透通孔170v(包含穿透通孔170a、170c、170d、170f和170g)，暴露出载体11的导电层18，且暴露出芯片68的层26 与34。首先，可在电介质层60上，利用例如旋转涂覆工艺或层合工艺形成光阻层，例如正型光敏性光阻层或负型光敏性光阻层。接着，可采用使用IX步进器的曝光工艺与使用化学溶液的显影工艺，在光阻层中形成多个开孔，暴露出电介质层60。光阻层可具有例如在3与 50微米之间的厚度。其次，可利用例如各向异性等离子蚀刻工艺移除在光阻层中的开孔下的电介质层60。接着，可蚀刻掉在光阻层中的开孔下的单独虚拟衬底62与在光阻层中的开孔下的芯片68，直到光阻层中的开孔暴露出在芯片68中的层沈与34的预定区域和在载体11中的导电层18的预定区域为止。其次，可利用例如有机化学品移除光阻层。因此，可在芯片68中和在单独虚拟衬底62中形成穿透通孔170v(包含穿透通孔170a、170c、170d、 170f和170g)，暴露出载体11的导电层18的多个区域，且暴露出芯片68的层沈与34的多个区域。穿透通孔170a是在一个单独虚拟衬底62中形成，且穿透通孔170c、170d、170f 禾口 170g是在同一芯片68中形成。穿透通孔170v，例如穿透通孔170a、170c、170d、170f或 170g，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3 微米之间的宽度或直径。一个穿透通孔170v，例如穿透通孔170a，穿过电介质层60、一个单独的虚拟衬底 62、胶合层或氧化硅层22和载体11的电介质或绝缘层20，暴露出载体11的导电层18的区域。另一穿透通孔170v，例如穿透通孔170c，穿过电介质层60，且穿过一个芯片68的半导体衬底58与电介质层48，暴露出在一个芯片68的互连层34中的互连件或金属迹线35d。 另一穿透通孔170v，例如穿透通孔170d，穿过电介质层60，且穿过一个芯片68的半导体衬底58与电介质层44、46和48，暴露出在一个芯片68的图案化金属层沈中的互连件或金属迹线35c。另一穿透通孔170v，例如穿透通孔170f，穿过电介质层60，且穿过一个芯片68 的半导体衬底58与电介质层48，暴露出在一个芯片68的互连层34中的互连件或金属迹线35b。另一穿透通孔170v，例如穿透通孔170g，穿过电介质层60，且穿过一个芯片68的半导体衬底58与电介质层44、46和48，暴露出在一个芯片68的互连层34中的互连件或金属迹线35a，且暴露出在一个芯片68的图案化金属层沈中的互连件或金属迹线35e。由电介质层44所提供的支撑物804在由穿透通孔170g暴露的互连件或金属迹线3 与在穿透通孔170g下的互连件或金属迹线3 之间，以达到支撑暴露的互连件或金属迹线3 的目的。支撑物804可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图116到119为显示图115中所示的穿透通孔170g以及互连件或金属迹线 35a与35e的示意性俯视透视图的三个实例。如图115与116中所示，在一个芯片68中的穿透通孔170g暴露出在一个芯片68 中的互连件或金属迹线35a，且暴露出在一个芯片68中的互连件或金属迹线35e的两个区域。互连件或金属迹线3 具有由穿透通孔170g暴露的线形区域，在水平方向上从穿透通孔170g的一侧，经过穿透通孔170g的中心，延伸到穿透通孔170g的相对侧。在穿透通孔 170g下的互连件或金属迹线3 与在互连层34中的互连件或金属迹线35a的经暴露线形区域之间的支撑物804可为线形，类似于互连件或金属迹线35a的经暴露线形区域。优选穿透通孔170g在俯视透视图中可为(但不限于)圆形。如图115与117中所示，在一个芯片68中的穿透通孔170g暴露出在一个芯片68 中的互连件或金属迹线35a，且暴露出在一个芯片68中的互连件或金属迹线35e的区域。 互连件或金属迹线3 具有由穿透通孔170g暴露的的半岛区域，在水平方向上从穿透通孔 170g的一侧至少延伸到穿透通孔170g的中心，但未到达穿透通孔170g的相对侧；互连件或金属迹线3 具有由穿透通孔170g暴露的末端。在穿透通孔170g下的互连件或金属迹线3 与在互连层34中的互连件或金属迹线35a的经暴露半岛区域之间的支撑物804可为半岛形，类似于互连件或金属迹线3 的经暴露半岛区域。优选穿透通孔170g在俯视透视图中可为(但不限于)圆形。如图115与118中所示，在一个芯片68中的穿透通孔170g暴露出在一个芯片68 中的互连件或金属迹线35a，且暴露出在一个芯片68中的互连件或金属迹线35e的区域。 互连件或金属迹线3 具有由穿透通孔170g暴露的半岛区域，在水平方向上从穿透通孔 170g的一侧至少延伸到穿透通孔170g的中心，但未到达穿透通孔170g的相对侧；互连件或金属迹线3 具有由穿透通孔170g暴露的圆形末端。在穿透通孔170g下的互连件或金属迹线3 与在互连层34中的互连件或金属迹线3 的经暴露半岛区域之间的支撑物804 可为半岛形，类似于互连件或金属迹线3 的经暴露半岛区域。优选穿透通孔170g在俯视透视图中可为(但不限于)圆形。图119为显示图115中所示的穿透通孔170g以及互连件或金属迹线3 与3 的示意性俯视透视图的实例。在此情况中，穿透通孔170g可为(但不限于)椭圆形，且具有例如在1与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3与10微米之间的宽度W7。在一个芯片68中的椭圆形穿透通孔170g暴露出在一个芯片68中的互连件或金属迹线35a，且暴露出在一个芯片68中的互连件或金属迹线35e 的两个区域。互连件或金属迹线3 具有由椭圆形穿透通孔170g暴露的线形区域，在水平方向上从椭圆形穿透通孔170g的一侧，经过椭圆形穿透通孔170g的中心，延伸到椭圆形穿透通孔170g的相对侧。在穿透通孔170g下的互连件或金属迹线3 与在互连层34中的互连件或金属迹线35a的经暴露线形区域之间的支撑物804可为线形，类似于互连件或金属迹线35a的经暴露线形区域。由椭圆形穿透通孔170g暴露的互连件或金属迹线3 具有例如在0. 3与30微米之间，且优选在0. 3与20微米之间、在0. 3与10微米之间、在0. 3 与5微米之间或在0. 3与1微米之间的宽度W8。在椭圆形穿透通孔170g的长轴终点与由椭圆形穿透通孔170g暴露的互连件或金属迹线35a的一个边缘(其比另一个相对边缘更接近所述终点)之间的水平距离S4可例如在1与30微米之间，且优选在1与20微米之间、 在1与10微米之间、在1与5微米之间或在3与10微米之间。接着，参看图120，可在电介质层60的上表面上、在载体11由穿透通孔170v(例如穿透通孔170a)暴露的导电层18上、在芯片68由穿透通孔170v(例如穿透通孔170c、 170d、170f和170g)暴露的层沈与34上和在穿透通孔17(^的侧壁上形成电介质层50。图 120中所示电介质层50的规格可认为是如图19中所示电介质层50的规格。接着，参看图121，可在电介质层50上，利用例如旋转涂覆工艺或层合工艺形成光阻层168，例如正型光敏性光阻层或负型光敏性光阻层。接着，可采用使用IX步进器的曝光工艺与使用湿式化学的显影工艺，在光阻层168中形成多个开孔168a，暴露出电介质层50。 光阻层168可具有例如在0. 5与30微米之间的厚度。接着，参看图122，可通过例如使用各向异性等离子蚀刻工艺蚀刻在开孔168a下的电介质层50，来移除在层18、沈和34上以及在开孔168a下的电介质层60的上表面上形成的电介质层50。可蚀刻掉在穿透通孔170v底部处、在开孔168a下的电介质层60的上表面上和在支撑物804上的互连件或金属迹线35a的上表面上的电介质层50。因此，在穿透通孔170v底部处的层18 J6和34、在开孔168a下的电介质层60的上表面以及在支撑物804上的互连件或金属迹线3 都由开孔168a暴露，且电介质层50仍然留在穿透通孔 170v的侧壁上，因此被称为在穿透通孔170v中的侧壁电介质层。侧壁电介质层50是在芯片68中或在虚拟衬底62中的穿透通孔170v的侧壁上形成，且被芯片68的半导体衬底58 或被虚拟衬底62包围。接着，参看图123，可通过使用例如各向异性等离子蚀刻工艺，蚀刻在开孔168a下的电介质层60与侧壁电介质层50达到深度D3例如在0. 1与5微米之间，且优选在0. 5与 3微米之间，在电介质层60中形成多个沟槽60t (即镶嵌开孔)。优选情况是，电介质层60 与侧壁电介质层50具有相同材料，例如氮化硅、氧化硅或氧氮化硅。在蚀刻工艺之后，在沟槽60t下的电介质层60具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5 与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T6。或者，可将蚀刻停止技术应用于形成电介质层60中的沟槽60t的工艺。在此情况中，电介质层60是由前文所述的无机层构成，例如包含在表面58s、6k和6 上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在氧氮化硅层上的第二氧化硅层。沟槽60t可在电介质层60中，通过蚀刻在开孔168a下的电介质层60的第二氧化硅层和在开孔168a下的侧壁电介质层50，直到开孔168a暴露出电介质层60的氧氮化硅层为止来形成。因此，沟槽60t是在电介质层60的第二氧化硅层中形成，且在沟槽60t下由氧氮化硅层与第一氧化硅层构成的残留电介质层60具有例如在0. 1与5微米之间，且优选在 0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的厚度T6。接着，参看图124，利用例如有机化学品移除光阻层168。使用在电介质层60中形成的沟槽60t提供一些空间，以在其中形成芯片间互连与芯片内互连。在芯片68中在穿透通孔170v (例如穿透通孔170c、170d、170f和170g)的侧壁上形成的侧壁电介质层50可防止过渡金属(例如铜)、钠或水分渗透到芯片68的IC装置中。图125为根据本发明一个实施例的显示图1 中所示的沟槽60t、穿透通孔170v和侧壁电介质层50的示意性俯视透视图，且图1 为沿图125中所示D-D线切割的横截面图。接着，参看图126，在由穿透通孔170v暴露的层18 J6和34上、在沟槽60t的侧壁与底部上、在电介质层50上和在支撑物804上的互连件或金属迹线3 上形成粘附/势垒层52 ；在粘附/势垒层52上形成种子层M ；以及在种子层M上形成导电层56可认为是图 25中所示的步骤。图126中所示层5254和56的规格可认为分别是如图25中所示层52、 54和56的规格。接着，参看图127，利用研磨或抛光工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺，可移除在沟槽60t外部的层5254和56，且可移除在电介质层60的上表面上的电介质层50。因此，电介质层60具有暴露的上表面60s，其可实质上与沟槽60t中的导电层56的经研磨或抛光表面56s共平面，且表面56s与60s可为实质上平坦。电介质层60在暴露的上表面60s与表面58s或 62s之间具有例如在1与10微米之间，且优选在1与3微米之间或在2与5微米之间的厚度T7。粘附/势垒层52与种子层M在沟槽60t中的导电层56的侧壁与底部处，且在沟槽 60t中的导电层56的侧壁与底部被粘附/势垒层52与种子层M覆盖。在第一替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上和在支撑物804上的互连件或金属迹线3 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在 1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5 与3微米之间的厚度。
在第二替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上和在支撑物804上的互连件或金属迹线3 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5 微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钽层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。 导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的厚度。在第三替代方案中，在移除在沟槽60t外部的层5254和56且移除在电介质层60 的上表面上的电介质层50的步骤后，粘附/势垒层52可为在沟槽60t的侧壁与底部上、在穿透通孔170v底部处的层18 J6和34上、在侧壁电介质层50上和在支撑物804上的互连件或金属迹线3 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含铬层上的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。在沟槽60t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的厚度。在移除在沟槽60t外部的层5254和56且移除在电介质层60的上表面上的电介质层50的步骤后，在沟槽60t中的层5254和56构成在沟槽60t中的多个金属互连件 (或镶嵌金属迹线)1，包含金属互连件(或镶嵌金属迹线)Ia与lb。在穿透通孔170v中的层5254和56构成在穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图 124中所示的穿透通孔170a、170c、170d、170f和170g中的金属插塞(或金属通孔)5a、5c、 5d、5f和5g。在芯片68中与在单独虚拟衬底62中的金属插塞5p各自由穿透通孔170v中的一个侧壁电介质层50包围。金属插塞fe是在一个单独虚拟衬底62中形成，且金属插塞 5c、5d、5f和5g是在同一芯片68中形成。支撑物804以及在支撑物804上的互连层34中的互连件或金属迹线3 可在金属插塞5g低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中与在单独虚拟衬底62中形成的这些金属插塞5p可连接金属互连件 1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。在沟槽60t中的金属互连件1，例如Ia与lb，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。举例来说，一个金属插塞5p，例如金属插塞fe，可在一个单独虚拟衬底62中形成， 且在一个穿透通孔170v(例如穿透通孔170a)底部处的导电层18的接触点上形成。另一金属插塞5p，例如金属插塞5c，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线35d在另一穿透通孔170v(例如穿透通孔170c)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5d，可在一个芯片68中形成，且在一个芯片68的图案化金属层26中的互连件或金属迹线35c在另一穿透通孔170v (例如穿透通孔170d)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5f，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线3 在另一穿透通孔170v(例如穿透通孔170f)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5g，可在一个芯片68中形成，在位于另一金属插塞5p(例如金属插塞5g)左下方与右下方两个部分之间的支撑物(例如支撑物804)上的互连件或金属迹线3 的接触点上形成，且在一个穿透通孔170v (例如穿透通孔170g)下在互连件或金属迹线35e的一个或一个以上接触点上形成。一个金属互连件1，例如Ia或lb，可在多个单独虚拟衬底62上、在多个芯片68上形成，越过多个芯片68的多个边缘，且越过多个单独虚拟衬底62的多个边缘。金属互连件 Ia可通过一个单独虚拟衬底62中的金属插塞fe连接到导电层18在穿透通孔170a底部处的接触点，可通过一个芯片68中的金属插塞5c连接到在一个芯片68中的互连件或金属迹线35d在穿透通孔170c底部处的接触点，且可通过一个芯片68中的金属插塞5d连接到在一个芯片68中的互连件或金属迹线35c在穿透通孔170d底部处的接触点。金属互连件 Ib可通过一个芯片68中的金属插塞5f连接到在一个芯片68中的互连件或金属迹线35b 在穿透通孔170f底部处的接触点，可通过一个芯片68中的金属插塞5g连接到在一个芯片 68中的互连件或金属迹线3 在穿透通孔170g底部处的接触点，且可通过金属插塞5g连接到在支撑物804上的互连件或金属迹线35a。金属互连件Ia可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。 金属互连件Ib可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。因此，在一个芯片68中的一个半导体装置36可通过一个金属互连件1(例如Ia 或lb)连接到在一个芯片68中或在另一芯片68中的另一半导体装置36，且可通过一个金属互连件1连接到在载体11中的导电层18在一个穿透通孔170v(例如穿透通孔170a)底部处的接触点。金属互连件1各自可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图128，在形成图127中所示结构之后，可接着如图27到81中所示进行以下步骤，然后可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、 165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555j与555k)单一化。或者，在单一化工艺之前，可在载体11的衬底10与电介质层12中的多个开孔内形成多个金属插塞或通孔，穿过衬底10与电介质层12，且连接到载体11的导电层18。金属插塞或通孔可包含或可为铜、铝、金或镍。或者，金属插塞或通孔可进一步包含钛、钛-钨合金、氮化钛、钽、氮化钽、钛-铜合金或铬。接着，可在衬底10的底面处形成多个金属迹线， 且通过所述金属插塞或通孔连接到载体11的导电层18。金属迹线各自可包含在衬底10底面下的钛、钛-钨合金、氮化钛、铬、钽、氮化钽或钛-铜合金层，以及在钛、钛-钨合金、氮化钛、铬、钽、氮化钽或钛-铜合金层下的经电镀金属层。经电镀金属层可包含或可为铜、金、 铝或镍层。其次，多个被动组件，例如电容器、感应器或电阻器，可附接到衬底10的底面，且使用焊料与金属迹线粘结。焊料可包含铋、铟、锡、锡-铅合金、锡-银合金、锡-银-铜合金、锡-金合金或锡-铜合金。在将被动组件与金属迹线粘结之后，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块阳5]_与555k)单一化。因此，系统级封装或多芯片模块555 j可具有一个被动组件，其具有依序通过一个焊料、在衬底10底面处的一个金属迹线、在衬底10中的一个金属插塞或通孔和在衬底10 顶面处的导电层18的金属互连件连接到如图127中所示的金属插塞fe的第一端子，且具有依序通过另一焊料、在衬底10底面处的另一金属迹线、在衬底10中的另一金属插塞或通孔和在衬底10顶面处的导电层18的另一金属互连件连接到一个金属接头89的第二端子， 其可连接到如图127中所示的金属插塞5f或5g。或者，系统级封装或多芯片模块555 j可具有一个被动组件，其具有依序通过一个焊料、在衬底10底面处的一个金属迹线、在衬底10中的一个金属插塞或通孔和在衬底10 顶面处的导电层18的金属互连件连接到一个金属接头89的第一端子，其可连接到如图127 中所示的金属插塞5c或5d ；且具有依序通过另一焊料、在衬底10底面处的另一金属迹线、 在衬底10中的另一金属插塞或通孔和在衬底10顶面处的导电层18的另一金属互连件连接到另一金属接头89的第二端子，其可连接到如图127中所示的金属插塞5f或5g。系统级封装或多芯片模块555 j可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图129，可使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与载体176的顶面粘结。接着，底部充填174可在系统级封装或多芯片模块555j的聚合物层136与载体176 的顶面之间形成，且包围焊料凸块或球126。其次，可在载体176的底面上形成多个焊料球 178。图1 中所示的载体176、底部充填174和焊料球178的规格可认为分别是如图83中所示的载体176、底部充填174和焊料球178的规格。图130显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在形成图127中所示结构之后，可接着进行如图27到79中所示的步骤。其次，在聚合物层136上和在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处与在聚合物层136中的开孔136a下的接触点上形成金属凸块668可认为是图84中所示的步骤。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555m)单一化。在系统级封装或多芯片模块 555m中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块555m可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图131，可使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块阳5!11与图 83中所示的载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176的顶面之间形成多个金属接头180。金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5与50微米之间的厚度。或者，金属接头180可为金层，具有在0. 1与10微米之间的厚度。接着，图83中所示的底部充填174可在系统级封装或多芯片模块555m的聚合物层136与载体176的顶面之间形成，且包围金属凸块668与金属接头180。其次，可在载体176底面上形成图83中所示的焊料球178。或者，可省略如图128到131所示的绝缘或电介质层122。在此情况中，聚合物层 136是在表面223、225、227和139s上形成，且金属互连件3的导电层125c的接触点由聚合物层136中的开孔136a暴露且在其末端处。此外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成。图132显示多芯片封装566b，其包含通过线粘结的线184连接到图83中所示载体 176的系统级封装或多芯片模块555η，多芯片封装566b可通过例如以下步骤形成。在形成图127中所示结构之后，可接着进行如图27到76中所示的步骤。其次，在层12 与12 的经研磨或抛光表面上、在导电层125c的经研磨或抛光表面227上和在电介质层139的经暴露上表面139s上形成绝缘或电介质层122 ；在绝缘或电介质层122上和在金属互连件 3的导电层125c由层122中的多个开孔12 暴露的多个区域上形成多个金属互连件或迹线300 ；以及在绝缘或电介质层122上和在金属互连件或迹线300上形成聚合物层136可认为是图86中所示的步骤。在经固化之后，聚合物层136可具有例如在1与20微米之间， 且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层136中的多个开孔 136a暴露出金属互连件或迹线300的多个接触点暴露。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555η)单一化。接着，可通过例如在载体176的顶面上形成厚度在20与150微米之间的胶合层 182，然后使用胶合层182将多个系统级封装或多芯片模块555η附接到载体11的顶面，来将多个系统级封装或多芯片模块555η与图83中所示的载体176接合。胶合层182可为聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8层，厚度例如在20与150微米之间。接着，可通过线粘结工艺将多条线184 (例如金线、铜线或铝线)线粘结到载体176的顶面上，且线粘结到金属互连件或迹线300的导电层150由聚合物层136中的开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块555η的金属互连件或迹线300可通过线粘结的线184以物理方式和以电方式连接到载体176。其次，可在多个系统级封装或多芯片模块555η上、在载体176的顶面上和在线粘结的线184上，通过成型工艺形成成型配料186，包封线粘结的线184与多个系统级封装或多芯片模块555η。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。接着，可在载体176的底面上形成图83中所示的焊料球178。然后，可进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566b单一化。 多芯片封装566b可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图133到136显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图133，在形成图120中所示结构之后，蚀刻掉在层18、沈和34上以及在电介质层60的上表面上形成的电介质层50，且蚀刻掉电介质层60的顶部，其可认为是图89 中所示的步骤。因此，在穿透通孔170v底部处、在电介质层60的上表面上和在支撑物804 上的互连件或金属迹线35a的上表面上的电介质层50被蚀刻掉，且电介质层50仍然留在穿透通孔170v的侧壁上，由此被称为在穿透通孔170v中的侧壁电介质层。侧壁电介质层 50是在芯片68中或在虚拟衬底62中的穿透通孔170v的侧壁上形成，且被芯片68的半导体衬底58或被虚拟衬底62包围。电介质层60可具有在0. 3与5微米之间、在0. 5与2微米之间、在0. 05与2微米之间、在0. 05与1微米之间、在0. 05与0. 5微米之间或在0. 05 与0. 3微米之间的剩余厚度T22。接着，参看图134，在由穿透通孔170v暴露的层18J6和34上、在电介质层60的经蚀刻表面上、在侧壁电介质层50上以及在支撑物804上的互连件或金属迹线3 上形成粘附/势垒层52 ；在粘附/势垒层52上形成种子层M ；在种子层M上形成光阻层194 ；在光阻层194中形成多个开孔19 ；以及在种子层M由层194中的开孔19 暴露的多个区域上形成导电层56可认为是图90中所示的步骤。接着，参看图135，使用例如有机化学溶液移除光阻层194。接着，通过适当工艺， 例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层56下的种子层54。其次，通过适当工艺，例如湿式化学蚀刻工艺或干式等离子蚀刻工艺移除不在导电层56下的粘附/ 势垒层52。因此，在电介质层60上和在穿透通孔170v上的层5254和56构成在电介质层 60上和在穿透通孔170v上的多个金属互连件1，包含金属互连件Ia与lb。在电介质层60 上的金属互连件1的粘附/势垒层52与种子层M不在电介质层60上的金属互连件1的导电层56的任何侧壁Iw处，而是在电介质层60上的金属互连件1的导电层56底部之下。 在电介质层60上的金属互连件1的导电层56的侧壁Iw未被层52与M覆盖。在穿透通孔170v中的层5254和56构成在穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图133中所示的穿透通孔170a、170c、170d、170f和170g中的金属插塞(或金属通孔)5a、5c、5d、5f和5g。在芯片68中与在单独虚拟衬底62中的金属插塞5p各自由穿透通孔170v中的一个侧壁电介质层50包围。金属插塞如是在一个单独虚拟衬底62中形成，且金属插塞5c、5d、5f和5g是在同一芯片68中形成。支撑物804以及在支撑物804上的互连层34中的互连件或金属迹线3 可在金属插塞5g低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中与在单独虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68的半导体装置36，且连接金属互连件1与载体11中的导电层 18的多个接触点。举例来说，一个金属插塞5p，例如金属插塞5a，可在一个单独虚拟衬底62中形成， 且在一个穿透通孔170v(例如穿透通孔170a)底部处的导电层18的接触点上形成。另一金属插塞5p，例如金属插塞5c，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线35d在另一穿透通孔170v(例如穿透通孔170c)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5d，可在一个芯片68中形成，且在一个芯片68的图案化金属层26中的互连件或金属迹线35c在另一穿透通孔170v (例如穿透通孔170d)底部处的接触点上形成。另一金属插塞5p，例如金属插塞5f，可在一个芯片68中形成，且在一个芯片68的互连层34中的互连件或金属迹线3 在另一穿透通孔170v(例如穿透通孔170f) 底部处的接触点上形成。另一金属插塞5p，例如金属插塞5g，可在一个芯片68中形成，在位于另一金属插塞5p(例如金属插塞5g)左下方与右下方两个部分之间的支撑物(例如支撑物804)上的互连件或金属迹线3 的接触点上形成，且在一个穿透通孔170v (例如穿透通孔170g)下的互连件或金属迹线35e的一个或一个以上接触点上形成。
一个金属互连件1，例如Ia或lb，可在多个单独虚拟衬底62上、在多个芯片68上形成，越过多个芯片68的多个边缘，且越过多个单独虚拟衬底62的多个边缘。金属互连件 Ia可通过一个单独虚拟衬底62中的金属插塞fe连接到导电层18在穿透通孔170a底部处的接触点，可通过一个芯片68中的金属插塞5c连接到在一个芯片68中的互连件或金属迹线35d在穿透通孔170c底部处的接触点，且可通过一个芯片68中的金属插塞5d连接到在一个芯片68中的互连件或金属迹线35c在穿透通孔170d底部处的接触点。金属互连件 Ib可通过一个芯片68中的金属插塞5f连接到在一个芯片68中的互连件或金属迹线35b 在穿透通孔170f底部处的接触点，可通过一个芯片68中的金属插塞5g连接到在一个芯片 68中的互连件或金属迹线3 在穿透通孔170g底部处的接触点，且可通过金属插塞5g连接到在支撑物804上的互连件或金属迹线35a。金属互连件Ia可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。 金属互连件Ib可通过另一芯片68中的一个或一个以上金属插塞5p进一步连接到另一芯片68中的一个或一个以上半导体装置36。因此，在一个芯片68中的一个半导体装置36可通过一个金属互连件1 (例如Ia 或lb)连接到在一个芯片68中或在另一芯片68中的另一半导体装置36，且可通过一个金属互连件1连接到在载体11中的导电层18在一个穿透通孔170v(例如穿透通孔170a)底部处的接触点。各金属互连件1可为信号迹线、位线、时钟总线、电源面、电源总线、电源迹线、接地面、接地总线或接地迹线。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图136，在形成图135中所示结构之后，可接着进行如图92到103中所示的步骤，以形成多个系统级封装或多芯片模块，例如系统级封装或多芯片模块555ο与555p。在一些情况中，系统级封装或多芯片模块555ο可进一步包含在载体11中的多个金属插塞或通孔、在载体11下的多个金属迹线和在载体11下的多个被动组件。关于在载体11中的金属插塞或通孔和关于在载体11下的金属迹线的详细说明可认为是图103中所示者。可使用焊料将被动组件(例如电容器、感应器或电阻器)与金属迹线粘结。一个被动组件可依序通过一个焊料、在衬底10底面处的一个金属迹线、在衬底10中的一个金属插塞或通孔和在衬底10顶面处的导电层18的金属互连件连接到一个金属插塞5p，例如金属插塞fe、5c、5d、5f或5g。焊料可包含铋、铟、锡、锡-铅合金、锡-银合金、锡-银-铜合金、 锡-金合金或锡-铜合金。系统级封装或多芯片模块555ο可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图137，使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块阳50与图83中所示载体 176的顶面粘结。接着，图83中所示的底部充填174在系统级封装或多芯片模块555ο的聚合物层136与载体176的顶面之间形成，且包围焊料凸块或球126。其次，在载体176的底面上形成图83中所示的焊料球178。图138显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在形成图135中所示结构之后，可接着进行如图92到102中所示的步骤，然后，可接着进行图78与79中所示的步骤。其次，在聚合物层136上和在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处与在聚合物层136中的开孔136a下的接触点上形成金属凸块668可认为是图84中所示的步骤。接着，进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555q)单一化。在系统级封装或多芯片模块555q中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块555q可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图139，使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块555q与图83中所示载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176的顶面之间形成多个金属接头180。 金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5与50 微米之间的厚度。或者，金属接头180可为金层，具有在0.1与10微米之间的厚度。接着， 图83中所示的底部充填174在系统级封装或多芯片模块555q的聚合物层136与载体176 的顶面之间形成，且包围金属凸块668与金属接头180。其次，在载体176的底面上形成图 83中所示的焊料球178。或者，可省略如图136到139所示的绝缘或电介质层122。在此情况中，聚合物层 136是在金属互连件3的导电层125c上、在电介质层139的经蚀刻表面上和在金属互连件3 之间的间隙中形成，且金属互连件3的导电层125c的接触点由聚合物层136中的开孔136a 暴露且在其末端处。此外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层 136中的开孔136a暴露且在其末端处的接触点上形成。图140显示多芯片封装566c，其包含通过线粘结的线184连接到图83中所示载体 176的系统级封装或多芯片模块555r，多芯片封装566c可通过例如以下步骤形成。在形成图135中所示结构之后，可接着进行如图92到101中所示的步骤。其次，在金属互连件3 的导电层125c上、在电介质层139的经蚀刻表面上和在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上和在金属互连件3的导电层125c由层122中的多个开孔12 暴露的多个区域上形成多个金属互连件或迹线300 ；以及在绝缘或电介质层122上和在金属互连件或迹线300上形成聚合物层136可认为是图107中所示的步骤。 在经固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层136中的多个开孔136a暴露出金属互连件或迹线300的多个接触点。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11、虚拟衬底 62,165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555r)单一化。接着，可通过例如在载体176的顶面上形成厚度在20与150微米之间的胶合层 182，然后，使用胶合层182将多个系统级封装或多芯片模块555r附接到载体11的顶面，来将多个系统级封装或多芯片模块555r与图83中所示的载体176接合。胶合层182可为聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8层，厚度例如在20与150微米之间。接着，可通过线粘结工艺将多条线184 (例如金线、铜线或铝线)线粘结到载体176的顶面上，且线粘结到金属互连件或迹线300的导电层150由聚合物层136中的开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块555r的金属互连件或迹线300可通过线粘结的线184以物理方式和以电方式连接到载体176。其次，可在多个系统级封装或多芯片模块555r上、在载体176的顶面上和在线粘结的线184上，通过成型工艺形成成型配料186，包封线粘结的线184与多个系统级封装或多芯片模块555r。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。接着，可在载体176底面上形成图83中所示的焊料球178。然后，可进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566c单一化。 多芯片封装566c可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。或者，可将图7到109中所示的芯片68用图141J中所示的另一种类型的芯片68 置换，其进一步包含绝缘环500a，比浅沟隔离(STI) 500b厚。图141A到141J显示根据本发明一个实施例的用于形成另一种类型芯片68的工艺。参看图141A，具有例如在10与250 纳米之间的厚度的绝缘层301可在晶片680的半导体衬底58上形成。半导体衬底58可为硅-锗(SiGe)衬底、砷化镓(GaAs)衬底或硅衬底，厚度例如大于100微米，例如在100与 500微米之间，且优选在150与250微米之间或在100与300微米之间。绝缘层301例如可由以下构成在半导体衬底58的上表面上的衬垫氧化物，具有在1与20纳米之间的厚度； 和在衬垫氧化物上的氮化硅层，具有在10与200纳米之间的厚度。在半导体衬底58的上表面上形成绝缘层301后，可在绝缘层301的氮化硅层上形成图案化光阻层302。在图案化光阻层302中的多个开孔30 暴露出绝缘层301的氮化硅层的多个区域。接着，参看图141B，可通过移除在开孔30 下的绝缘层301，并蚀刻在开孔30 下的半导体衬底58，使半导体衬底58中的浅沟槽303的深度DlO例如在0. 1与0. 5微米之间，且优选在0. 15与0. 4微米之间，在半导体衬底58中形成多个浅沟槽303。接着，参看图141C，使用化学溶液移除图案化光阻层302，然后，可在绝缘层301的氮化硅层上形成图案化光阻层304。在图案化光阻层304中的多个环形开孔30 暴露出绝缘层301的氮化硅层的多个环形区域。接着，参看图141D，通过移除在环形开孔30 下的绝缘层301，并蚀刻在环形开孔 304a下的半导体衬底58，使半导体衬底58中的环形沟槽305的深度Dll例如在1与100 微米之间、在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间，在半导体衬底58中形成多个环形沟槽305。环形沟槽305 可为例如圆形环、椭圆形环、方形环、矩形环或多边形环。接着，参看图141E与141F，使用化学溶液移除图案化光阻层304。图141E显示如图141F中所示沟槽303与305的示意性俯视图，且图141F可为沿图141E中所示的L-L线切割的横截面图。在半导体衬底58中形成的浅沟槽303被用于接纳浅沟隔离(STI)。在半导体衬底58中形成的环形沟槽305被用于接纳绝缘环。环形沟槽305各自可具有在外圆周上的外部点与在内圆周上最接近所述外部点的内部点之间的横向宽度W9，且横向宽度 W9可在0. 1与20微米之间、在0. 1与10微米之间、在0. 1与5微米之间、在0. 1与2微米之间或在0. 1与1微米之间。在各环形沟槽305的外圆周上的两个相对点之间的水平距离D12可在2与100微米之间，在2与50微米之间、在2与20微米之间、在2与10微米之间或在2与5微米之间。如果所述外圆周为圆形，那么水平距离D 12为所述圆形外圆周的直径(宽度)。或者，如果所述外圆周为椭圆形，那么水平距离D12为所述椭圆形外圆周的最长直径(宽度)。接着，参看图141G，可在绝缘层301的氮化硅层上以及在沟槽303与305中，利用例如化学气相沉积(CVD)工艺等适当工艺形成无机材料500(绝缘材料)。无机材料500可包含或可为氧化硅或氮化硅。接着，参看图141H，在沟槽303与305外部的无机材料500可通过例如化学机械抛光(CMP)工艺等适当工艺移除，且可利用化学溶液进一步蚀刻掉所有绝缘层301。因此， 无机材料500仍然留在环形沟槽305中，因此被称为包围一些壁的绝缘环500a，并且仍然留在浅沟槽303中，因此被称为浅沟隔离(STI)500b。绝缘环500a各自可包含或可为氧化硅或氮化硅，且可具有例如在1与100微米之间、在1与50微米之间、在1与30微米之间、 在1与10微米之间或在1与5微米之间，且优选在2与20微米之间的厚度T26。浅沟隔离 (STI) 500b可包含或可为氧化硅或氮化硅，且可具有例如在0. 1与0. 5微米之间，且优选在 0. 15与0. 4微米之间的厚度T25。在一个绝缘环500a的底部与浅沟隔离500b底部之间的垂直距离D13可例如大于0. 1微米，例如在1与100微米之间、在1与50微米之间、在1与 25微米之间、在1与10微米之间、在1与5微米之间或在0. 1与2微米之间。接着，参看图1411，可在半导体衬底58中和/或在其上形成多个半导体装置36， 然后，可在半导体衬底58的上表面上形成多个电介质层42、44、46和48、多个通孔插塞^a 与34a、互连层34、图案化金属层沈和钝化层对。接着，参看图141J，可进行单一化工艺，以切割晶片680的半导体衬底58与层M、 42、44、46和48，并将多个芯片68 (图中显示其中一者)单一化。芯片68各自包含前文所述的互连件或金属迹线35a、35b、35c和35d。由与图7中芯片68的元件所指示相同的参考编号所指示的图141J中芯片68的元件具有与图7中所示芯片68的元件相同的材料与规格。图141J中所示的芯片68为图7中所示芯片68的倒转布置。或者，可将图33到109中所示的各芯片72用图141K中所示的另一种类型的芯片 7 或7 置换，其进一步包含绝缘环500a，比浅沟隔离(STI)500b厚。图141K显示根据本发明一个实施例的芯片7 与72b的横截面图。由与图33中芯片72的元件所指示相同的参考编号所指示的图141K中芯片72a与72b的元件具有与图33中所示芯片72的元件相同的材料与规格。图141K中所示的芯片72a与72b为图33中所示芯片72的倒转布置。 参看图141K，芯片7 与72b各自具有半导体衬底96、绝缘环500a、浅沟隔离(STI)500b、半导体装置102、钝化层74、电介质层82、108、104和100、图案化金属层114、互连层106以及通孔插塞106a与114a。在半导体衬底96中的环形沟槽305内形成绝缘环500a，以及在半导体衬底96中的浅沟槽303内形成浅沟隔离(STI) 500b的步骤可认为是如图141A到141H 中所示在半导体衬底58中的环形沟槽305内形成绝缘环500a，以及在半导体衬底58中的浅沟槽303内形成浅沟隔离(STI) 500b的步骤。浅沟槽303、环形沟槽305、绝缘环500a和浅沟隔离(STI) 500b的规格可认为分别是图141A到141H中所示浅沟槽303、环形沟槽305、 绝缘环500a和浅沟隔离(STI) 500b的规格。在一种情况中，芯片7 可具有与芯片72b不同的电路设计。另外，在另一种情况中，芯片7 可具有与芯片72b相同的电路设计。或者，芯片7 可具有与芯片72b不同的面积(上表面)或大小。另外，在另一种情况中，芯片7 可具有与芯片72b相同的面积 (上表面)或大小。或者，可将图57到109中所示的各芯片118用图141L中所示的另一种类型的芯片 118a或118b置换，其进一步包含绝缘环500a，比浅沟隔离(STI) 500b厚。图141L显示根据本发明一个实施例的芯片118a与118b的横截面图。由与图57中芯片118的元件所指示相同的参考编号所指示的图141L中芯片118a与118b的元件具有与图57中所示芯片118 的元件相同的材料与规格。图141L中所示的芯片118a与118b为图57中所示芯片118的倒转布置。参看图141L，芯片118a与118b各自具有半导体衬底124、绝缘环500a、浅沟隔离(STI) 500b、半导体装置13、钝化层21、电介质层78、28、38和40、图案化金属层19、互连层17以及通孔插塞17a与19a。在半导体衬底124中的环形沟槽305内形成绝缘环500a， 以及在半导体衬底124中的浅沟槽303内形成浅沟隔离(STI)500b的步骤可认为是如图 141A到141H中所示在半导体衬底58中的环形沟槽305内形成绝缘环500a，以及在半导体衬底58中浅沟槽303内形成浅沟隔离(STI) 500b的步骤。浅沟槽303、环形沟槽305、绝缘环500a和浅沟隔离(STI) 500b的规格可认为分别是图141A到141H中所示浅沟槽303、环形沟槽305、绝缘环500a和浅沟隔离(STI) 500b的规格。在一种情况中，芯片118a可具有与芯片118b不同的电路设计。另外，在另一种情况中，芯片ll&i可具有与芯片118b相同的电路设计。或者，芯片118a可具有与芯片118b 不同的面积(上表面)或大小。另外，在另一种情况中，芯片life可具有与芯片118b相同的面积(上表面)或大小。图142到181显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图142，使用层22将图141J中所示的多个芯片68和前文所述的虚拟衬底 62与载体11接合，其可认为是图1到9中所示的步骤。接着，参看图143，可在各芯片68的半导体衬底58的背面上、在虚拟衬底62上和在间隙4与8中形成包封/间隙充填材料64，例如多晶硅、氧化硅或聚合物，其可认为是图 10中所示的步骤。接着，参看图144，包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62通过适当工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到在芯片68中的所有绝缘环 500a具有暴露的底表面500s，在其上没有半导体衬底5的部分为止。因此，各芯片68的半导体衬底58可减薄到厚度Tl例如在1与100微米之间、在 1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在 2与20微米之间或在3与30微米之间。就各芯片68来说，在研磨或抛光工艺之后，绝缘环500a与半导体衬底58可具有相同厚度Tl。优选情况是，在研磨或抛光工艺后，芯片68 各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底62可减薄到厚度T2例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4与8中的包封/间隙充填材料64可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T3。在各芯片68背面处的半导体衬底58的经研磨或抛光表面58s，以及虚拟衬底62的经研磨或抛光表面6 可为实质上平坦，且未被包封/间隙充填材料64覆盖。经研磨或抛光表面6 可实质上与各芯片68的经研磨或抛光表面58s、与间隙4与8中的包封/间隙充填材料64的经研磨或抛光表面64s，且与绝缘环500a的经暴露底表面500s共平面。在各芯片68中，在半导体衬底58的经研磨或抛光表面58s与浅沟隔离500b底部之间的垂直距离D14可例如大于0. 1微米，例如在1与100微米之间、在1与50微米之间、在 1与25微米之间、在1与10微米之间、在1与5微米之间或在0. 1与2微米之间。或者，图145与146显示形成图144中所示结构的另一种技术。参看图145，在形成图142中所示结构之后，可在各芯片68的半导体衬底58的背面上、在虚拟衬底62上和在间隙4与8中形成包封/间隙充填材料64，例如多晶硅或氧化硅，然后可在包封/间隙充填材料64上和在间隙4与8中形成聚合物65，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、 聚苯并噁唑(PBO)、聚苯醚(PPO)或成型配料。在间隙4与8中的包封/间隙充填材料64 可具有例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间的垂直厚度1^4。接着，参看图146，机械研磨工艺可例如在水存在下利用磨擦或研磨垫进行，以研磨聚合物65、包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62，直到移除所有聚合物65，且直到达到间隙4与8中的包封/间隙充填材料64的预定垂直厚度T5为止。预定垂直厚度T5可例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间。磨擦或研磨垫可具有平均颗粒大小例如在0. 5与15微米之间的粗砂粒，以便进行机械研磨工艺。在所述步骤中，各芯片68的半导体衬底58具有垂直于绝缘环500a上的部分。然后，可例如利用抛光垫，以含有化学品的浆液和平均颗粒大小例如在 0. 02与0. 05微米之间的精细磨料(如二氧化硅)进行化学-机械抛光(CMP)工艺，以抛光各芯片68的半导体衬底58的背面、虚拟衬底62和在间隙4与8中的包封/间隙充填材料64，直到在芯片68中的所有绝缘环500a具有暴露的底表面500s，在其上没有半导体衬底58的部分为止，如图144中所示。因此，在研磨或抛光工艺之后，各芯片68的半导体衬底58可减薄到厚度Tl在1与100微米之间、在1与50微米之间、在1与30微米之间、在 1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。 就各芯片68来说，在研磨或抛光工艺之后，绝缘环500a与半导体衬底58可具有相同厚度 Tl。在化学-机械抛光(CMP)工艺之后，在各芯片68背面处的半导体衬底58的经抛光表面58s，以及虚拟衬底62的经抛光表面62s可为实质上平坦，且未被包封/间隙充填材料64覆盖。经抛光表面6 可实质上与各芯片68的经抛光表面58s、与间隙4与8中的包封/间隙充填材料64的经抛光表面6如且与绝缘环500a的经暴露底表面500s共平面。经抛光表面58s、6k和Ms可具有例如低于20纳米的微观粗糙度。使用极精细磨料 (如二氧化硅)与相对较弱的化学药品腐蚀进行的化学-机械抛光(CMP)工艺将产生几乎不存在变形与刮痕的表面58s、6k和64s，且这意谓化学-机械抛光(CMP)工艺特别适合于最后的抛光步骤，产生干净的表面58s、6k和64s。可使用机械研磨工艺与化学-机械抛光(CMP)工艺，以产生各芯片68的极薄半导体衬底10。因此，在化学-机械抛光(CMP)工艺之后，各芯片68可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在 5与25微米之间，虚拟衬底62可减薄到厚度T2例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，且在间隙4与8中的包封/间隙充填材料64可减薄到厚度T3例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。参看图147，在形成图144中所示结构之后，在各芯片68的半导体衬底58的表面 58s上、在虚拟衬底62的表面6 上、在芯片68中的绝缘环500a的经暴露底表面500s上和在包封/间隙充填材料64的表面6 上形成图14中所示的电介质层60。接着，参看图148，可在芯片68中和在虚拟衬底62中形成多个穿透通孔170v (包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片68的层沈与34，其可认为是图15中所示的步骤，但在此实施例中，在芯片68中形成穿透通孔170v (例如通孔170b到170f)包含蚀刻穿过芯片68中由绝缘环500a包围的半导体衬底58。在芯片68中的穿透通孔170v各自穿过芯片68中的一个绝缘环500a。举例来说，在一个芯片68中的穿透通孔170b、170c、170d、170e和170f穿过一个芯片68中的绝缘环500a。形成穿透通孔170b、170c、170d、170e和170f包含一种蚀刻穿过一个芯片68中由绝缘环500a包围的半导体衬底58的工艺。因此，穿透通孔170b、170c、 170d、170e和170f各自穿过一个芯片68的半导体衬底58，且被一个芯片68中的一个绝缘环500a包围。一个芯片68的半导体衬底58具有在包围穿透通孔170b、170c、170d、170e 和170f的绝缘环500a的内表面上的部分。穿透通孔170v，例如穿透通孔170a、170b、170c、170d、170e或170f，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。关于穿透通孔170v(例如穿透通孔170a到170f)的更详细说明，请参看图15中的图解。如图148中所示，由电介质或绝缘层20、胶合层或氧化硅层22以及一个芯片68的层M、42和44所提供的支撑物801是在载体11的导电层18与在由穿透通孔170e暴露的互连层34中的互连件或金属迹线3 之间，以达到支撑暴露的互连件或金属迹线3 的目的。支撑物801可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图149为显示如图148中所示的穿透通孔170e、包围穿透通孔170e的绝缘环500a 和互连件或金属迹线35a的示意性俯视透视图的第一实例。图149中所示的示意性俯视透视图类似于图16中所示的示意性俯视透视图，但图149中所示的穿透通孔170e是在一个芯片68中的一个绝缘环500a内形成。关于如图148与149中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图15与16中的图解。图150为显示如图148中所示的穿透通孔170e、包围穿透通孔170e的绝缘环500a 和互连件或金属迹线35a的示意性俯视透视图的第二实例。图150中所示的示意性俯视透视图类似于图17中所示的示意性俯视透视图，但图150中所示的穿透通孔170e是在一个芯片68中的一个绝缘环500a内形成。关于如图148与150中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图15与17中的图解。图151为显示如图148中所示的穿透通孔170e、包围穿透通孔170e的绝缘环500a 和互连件或金属迹线35a的示意性俯视透视图的第三实例。图151中所示的示意性俯视透视图类似于图18中所示的示意性俯视透视图，但图151中所示的穿透通孔170e是在一个芯片68中的一个绝缘环500a内形成。关于如图148与151中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图15与18中的图解。图152为显示如图148中所示的穿透通孔170e、包围穿透通孔170e的绝缘环500a 和互连件或金属迹线35a的示意性俯视透视图的第四实例。图152中所示的示意性俯视透视图类似于图16A中所示的示意性俯视透视图，但图152中所示的穿透通孔170e是在一个芯片68中的一个绝缘环500a内形成。关于如图152中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图16A中的图解。参看图153，在形成图148中所示结构之后，在电介质层60上形成光阻层168，且在光阻层168中的多个开孔168a暴露出电介质层60与穿透通孔170v。光阻层168可具有例如在0. 5与30微米之间的厚度。接着，参看图154，通过使用例如各向异性等离子蚀刻工艺，蚀刻在开孔168a下的电介质层60达到深度D3例如在0. 1与5微米之间，且优选在0. 5与3微米之间，来在电介质层60中形成多个沟槽60t。在蚀刻工艺之后，在沟槽60t下的电介质层60具有例如在 0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T6。或者，可将蚀刻停止技术应用于形成电介质层60中的沟槽60t的工艺。在此情况中，电介质层60可包含在图144中所示表面58s、6k、6h和500s上的第一氧化硅层、在第一氧化硅层上用作蚀刻停止层的氧氮化硅层，和在所述氧氮化硅层上具有例如在0. 1与5 微米之间或在0. 3与1. 5微米之间的厚度的第二氧化硅层。沟槽60t可在电介质层60中， 通过蚀刻在光阻层168中的开孔168a下的电介质层60的第二氧化硅层，直到开孔168a暴露出电介质层60的氧氮化硅层为止来形成。因此，沟槽60t是在电介质层60的第二氧化硅层中形成，且在沟槽60t下由氧氮化硅层与第一氧化硅层构成的残留电介质层60具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的厚度T6。接着，参看图155，利用例如有机化学品移除光阻层168。使用在电介质层60中形成的沟槽60t提供一些空间，以在其中形成芯片间互连与芯片内互连。图156为显示图155 中所示沟槽60t与穿透通孔170v的示意性俯视透视图的实例，且图155为沿图156中所示的D-D线切割的横截面图。或者，在芯片68中和在虚拟衬底62中形成图148中所示的穿透通孔170v之前，可在电介质层60中形成图155中所示的沟槽60t。具体说来，在如图147中所示的表面58s、 6&、6如和500s上形成电介质层60之后，在电介质层60中形成图155中所示的沟槽60t， 然后，在芯片68中和在虚拟衬底62中形成图148中所示的穿透通孔170v，暴露出载体11 的导电层18，且暴露出芯片68的层沈与34。或者，参看图155A，如图155中所示的电介质层60、沟槽60t和穿透通孔170v可通过以下步骤形成。在形成图144中所示结构之后，在各芯片68的半导体衬底58的表面 58s上、在虚拟衬底62的表面6 上、在芯片68中的绝缘环500a的经暴露底表面500s上以及在包封/间隙充填材料64的表面6 上形成绝缘层60a，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 15与2微米之间的厚度Cl，如图144中所示。接着，在绝缘层60a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层60b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。接着，可采用曝光工艺与显影工艺，在聚合物层60b中形成沟槽60t，暴露出绝缘层60a。可使用IX步进器或IX接触式对准器在曝光工艺期间使聚合物层60b曝光。其次，使聚合物层60b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层60b具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C2。接着，在由沟槽60t暴露的绝缘层60a上和在聚合物层60b上形成光阻层，且在光阻层中的多个开孔暴露出在沟槽60t底部处的绝缘层60a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层60a。接着，蚀刻掉在光阻层中的开孔下的虚拟衬底62与在光阻层中的开孔下的芯片68，直到光阻层中的开孔暴露出在芯片 68中的层沈与34的预定区域以及在载体11中的导电层18的预定区域为止。其次，利用例如有机化学品移除光阻层。因此，在芯片68中和在虚拟衬底62中形成穿透通孔170v (包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片68的层沈与34。图155A中所示穿透通孔170v与支撑物801的规格可认为分别是图 148到152中所示穿透通孔170v与支撑物801的规格。因此，使用上文所述的步骤，上文所述的电介质层60也可具有绝缘层60a与在绝缘层60a上的聚合物层60b。在聚合物层60b中的沟槽60t暴露出绝缘层60a，且用以提供一些空间，以在其中形成芯片间互连与芯片内互连。穿透通孔170v是在沟槽60t下形成。 另外，图156可为显示图155A中所示沟槽60t与穿透通孔170v的示意性俯视透视图的实例，且图155A也可为沿图156中所示的D-D线切割的横截面图。参看图157，在形成图155中或图155A中所示结构之后，在由穿透通孔170v暴露的层18 J6和34上、在穿透通孔170v的侧壁上、在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)以及在支撑物801上的互连件或金属迹线3 上形成粘附/势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层52可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。接着，在粘附/势垒层52上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与 0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。其次，在种子层M上，使用例如电镀工艺等适当工艺形成导电层56。图157中所示粘附/势垒层52、种子层M和导电层 56的规格可认为分别是如图25中所示粘附/势垒层52、种子层M和导电层56的规格。接着，参看图158，层5254和56利用适当工艺，例如化学-机械抛光(CMP)工艺、 机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到电介质层60具有暴露的上表面60s为止，在其上没有层5254和56的部分，且移除在沟槽60t外部的层52,54和56。因此，电介质层60的经暴露上表面60s可实质上与沟槽60t中的导电层56的经研磨或抛光表面56s共平面，且表面56s与60s可为实质上平坦。粘附/势垒层52与种子层M在沟槽60t中的导电层56的侧壁与底部处，且在沟槽60t中的导电层56的侧壁与底部被粘附/势垒层52与种子层M覆盖。如果电介质层60、沟槽60t和穿透通孔170v是如图147到155中所示形成，那么在研磨或抛光层5254和56之后，在暴露的上表面60s与表面58s或6 之间的电介质层 60具有例如在1与10微米之间，且优选在1与3微米之间的厚度。或者，如果由层60a与 60b构成的电介质层60、沟槽60t和穿透通孔170v是如图155A中所示形成，那么在研磨或抛光层5254和56之后，在聚合物层60b的经暴露上表面60s与绝缘层60a的上表面之间的电介质层60的聚合物层60b具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第一替代方案中，在研磨或抛光层52 J4和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18、26 和34上，以及在支撑物801上的互连件或金属迹线3 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上、在沟槽60t中和在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。 导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。如果电介质层60、沟槽60t和穿透通孔170v是如图147到155中所示形成，那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在 0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽60t和穿透通孔170v是如图155A中所示形成，那么在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层52 J4和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18、26 和34上，以及在支撑物801上的互连件或金属迹线3 上的含钽层，例如钽或氮化钽单层， 厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M 可为在含钽层上、在沟槽60t中和在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1 微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。如果电介质层60、沟槽60t和穿透通孔170v是如图147到155中所示形成，那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽60t和穿透通孔170v是如图155A中所示形成，那么在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层52 J4和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18、26和34上，以及在支撑物801上的互连件或金属迹线3 上的含铬层，例如铬单层，厚度小于 1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含铬层上、在沟槽60t中和在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的经电镀铜层。如果电介质层60、 沟槽60t和穿透通孔170v是如图147到155中所示形成，那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽60t和穿透通孔170v是如图155A 中所示形成，那么在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与 30微米之间或在5与25微米之间的厚度。在研磨或抛光层5254和56之后，在沟槽60t中的层5254和56构成在沟槽 60t中的多个金属互连件(或镶嵌金属迹线)1，包含金属互连件(或镶嵌金属迹线)Ia与 lb。在穿透通孔170v中的层5254和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图148中所示的穿透通孔170a、170b、170c、170d、170e和170f中的金属插塞(或金属通孔)5a,5b,5c,5d,5e和5f。金属插塞是在虚拟衬底62中形成， 且金属插塞SK5c、5dje和5f是在同一芯片68中形成。在芯片68中与在虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。在沟槽60t中的金属互连件1，例如Ia与 lb，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线3 可在金属插塞k低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中的金属插塞5p各自穿过芯片68中的一个绝缘环500a。举例来说，在一个芯片68中的金属插塞^、5c、5dje和5f穿过一个芯片68中的绝缘环500a。具体说来，金属插塞SK5c、5dje和5f各自穿过一个芯片68的半导体衬底58，且被一个芯片68 中的一个绝缘环500a包围。一个芯片68的半导体衬底58具有在包围金属插塞^、5C、5d、 &和5f的绝缘环500a的内表面上的部分。关于图158中所示的金属插塞5p (包含金属插塞5a到5f)与金属互连件1(包含金属互连件Ia与lb)的更详细说明，请参看图沈中的图解。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图159，在形成图158中所示结构之后，在导电层56的经研磨或抛光表面56s 上和在电介质层60的经暴露上表面60s上形成图27中所示的绝缘或电介质层66。接着，将多个芯片72 (其各自类似于图141K中所示的芯片7 或72b)和前文所述的虚拟衬底165 被放置于层116上，其可认为是图观到35中所示的步骤。在此实施例中，将芯片72与虚拟衬底165放置在绝缘或电介质层66上的布置可认为是如图34或35中所示的将芯片72 与虚拟衬底165放置在绝缘或电介质层66上的布置。接着，参看图160，在各芯片72的半导体衬底96的背面上、在虚拟衬底165上和在间隙如与8a中形成包封/间隙充填材料98。其次，包封/间隙充填材料98、各芯片72 的半导体衬底96的背面和虚拟衬底165通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到芯片72中的所有绝缘环500a具有暴露的底表面500t，在其上没有半导体衬底96的部分为止。图160中所示形成包封/间隙充填材料98，以及研磨或抛光包封/间隙充填材料98、 各芯片72的半导体衬底96的背面和虚拟衬底165的步骤可认为是如图143到146中所示形成包封/间隙充填材料64，以及研磨或抛光包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。包封/间隙充填材料98可为多晶硅、氧化硅或聚合物。因此，各芯片72的半导体衬底96可减薄到厚度T8例如在1与100微米之间、在1 与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2 与20微米之间或在3与30微米之间。就各芯片72来说，在研磨或抛光工艺之后，绝缘环 500a与半导体衬底96可具有相同厚度T8。优选情况是，在研磨或抛光工艺之后，各芯片72 可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底165可减薄到厚度T9例如在3与100微米之间， 且优选在3与30微米之间或在5与25微米之间，且留在间隙如与8a中的包封/间隙充填材料98可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T10。在各芯片72背面处的半导体衬底96的经研磨或抛光表面96s，以及虚拟衬底165的经研磨或抛光表面16 可为实质上平坦，且未被包封/间隙充填材料98覆盖。经研磨或抛光表面16 可实质上与各芯片72的经研磨或抛光表面96s、与间隙如和 8a中的包封/间隙充填材料98的经研磨或抛光表面98s且与芯片72中的绝缘环500a的经暴露底表面500t共平面。在各芯片72中，在半导体衬底96的经研磨或抛光表面96s与浅沟隔离500b底部之间的垂直距离D15可例如大于0. 1微米，例如在1与100微米之间、 在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5微米之间或在0. 1 与2微米之间。参看图161，在形成图160中所示结构之后，在各芯片72的半导体衬底96的表面 96s上、在虚拟衬底165的表面16 上、在芯片72中的绝缘环500a的经暴露底表面500t 上以及在包封/间隙充填材料98的表面98s上形成图40中所示的电介质层88。接着，参看图162，在芯片72中和在虚拟衬底165中形成多个穿透通孔164v (包含穿透通孔164a、164b、164c、164d和164e)，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106，其可认为是图41中所示的步骤，但在此实施例中，在芯片72中形成穿透通孔164v (例如通孔164b到16 )包含蚀刻穿过芯片72中由绝缘环500a包围的半导体衬底96。在芯片72中的穿透通孔164v各自穿过芯片72中的一个绝缘环500a。举例来说，在左边的一个芯片72中的穿透通孔164b与16 穿过左边的一个芯片72中的绝缘环500a，且在中间的一个芯片72中的穿透通孔164d与16 穿过中间的一个芯片72中的绝缘环500a。形成穿透通孔164b、164c、164d和16 包含一种蚀刻穿过由绝缘环500a包围的半导体衬底96的工艺。具体说来，形成穿透通孔16 或16 包含一种蚀刻掉半导体衬底 96由一个绝缘环500a包围的整个部分的工艺。因此，穿透通孔164b与16 穿过左边的一个芯片72中的半导体衬底96，且被左边的一个芯片72中的绝缘环500a包围，且穿透通孔 164d与16 穿过中间的一个芯片72中的半导体衬底96，且被中间的一个芯片72中的绝缘环500a包围。左边的一个芯片72的半导体衬底96具有在包围左边的一个芯片72中的穿透通孔164b的绝缘环500a内表面上的部分，且中间的一个芯片72的半导体衬底96具有在包围中间的一个芯片72中的穿透通孔164d的绝缘环500a内表面上的部分。包围穿透通孔16 的绝缘环500a是在穿透通孔16 的侧壁处，且由穿透通孔16 暴露，而包围穿透通孔16 的绝缘环500a是在穿透通孔16 的侧壁处，且由穿透通孔16 暴露。穿透通孔164v，例如穿透通孔1643、16牝、164(；、164(1或1646，各自可具有例如在 0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、 在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。关于穿透通孔164v(例如穿透通孔16 到164e)的更详细说明，请参看图41中的图解。如图162中所示，由绝缘或电介质层66、层116以及中间一个芯片72的层74、82 和108提供的支撑物802是在金属互连件Ib的导电层56与由穿透通孔16 暴露的互连层106中的互连件或金属迹线5 之间，以达到支撑暴露的互连件或金属迹线55a的目的。 支撑物802可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在 0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图163为显示如图162中所示的穿透通孔16 、包围穿透通孔16 的绝缘环500a 和互连件或金属迹线55a的示意性俯视透视图的第一实例。图163中所示的示意性俯视透视图类似于图42中所示的示意性俯视透视图，但图163中所示的穿透通孔16 是在中间一个芯片72中的一个绝缘环500a内形成。关于如图162与163中所示的穿透通孔16 与互连件或金属迹线55a的更详细说明，请参看图41与42中的图解。图164为显示如图162中所示的穿透通孔16 、包围穿透通孔16 的绝缘环500a 和互连件或金属迹线55a的示意性俯视透视图的第二实例。图164中所示的示意性俯视透视图类似于图43中所示的示意性俯视透视图，但图164中所示的穿透通孔16 是在中间的一个芯片72中的一个绝缘环500a内形成。关于如图162与164中所示的穿透通孔16 与互连件或金属迹线55a的更详细说明，请参看图41与43中的图解。图165为显示如图162中所示的穿透通孔16 、包围穿透通孔16 的绝缘环500a 和互连件或金属迹线55a的示意性俯视透视图的第三实例。图165中所示的示意性俯视透视图类似于图44中所示的示意性俯视透视图，但图165中所示的穿透通孔16 是在中间的一个芯片72中的一个绝缘环500a内形成。关于如图162与165中所示的穿透通孔16 与互连件或金属迹线55a的更详细说明，请参看图41与44中的图解。图166为显示如图162中所示的穿透通孔16 、包围穿透通孔16 的绝缘环500a 和互连件或金属迹线55a的示意性俯视透视图的第四实例。图166中所示的示意性俯视透视图类似于图42A中所示的示意性俯视透视图，但图166中所示的穿透通孔16 是在中间的一个芯片72中的一个绝缘环500a内形成。关于如图166中所示的穿透通孔16 与互连件或金属迹线^a的更详细说明，请参看图42A中的图解。参看图167，在形成图162中所示结构之后，在电介质层88中形成多个沟槽88t。 在电介质层88中的沟槽88t具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的深度D6。在沟槽88t下的电介质层88具有例如在0. 1与5微米之间，且优选在0. 3与5 微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T13。在电介质层88中形成沟槽88t的步骤可认为是如图153到155中所示在电介质层60 中形成沟槽60t的步骤。在电介质层88中形成的沟槽88t被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。图168为显示图162中所示沟槽88t与穿透通孔164v的示意性俯视透视图的实例，且图162为沿图168中所示的H-H线切割的横截面图。或者，在芯片72中和在虚拟衬底165中形成图162中所示的穿透通孔164v之前， 可在电介质层88中形成图167中所示的沟槽88t。具体说来，在如图161中所示的表面 96s,98sU65s和500t上形成电介质层88之后，在电介质层88中形成图167中所示的沟槽 88t，然后，在芯片72中和在虚拟衬底165中形成图162中所示的穿透通孔164v，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106。或者，参看图167A，如图167中所示的电介质层88、沟槽88t和穿透通孔164v可通过以下步骤形成。在形成图160中所示结构之后，在各芯片72的半导体衬底96的表面 96s上、在虚拟衬底165的表面16 上、在芯片72中的绝缘环500a的经暴露底表面500t 上以及在包封/间隙充填材料98的表面98s上形成绝缘层88a，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 15与2微米之间的厚度C3，如图160中所示。接着，在绝缘层88a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层88b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。接着，可采用曝光工艺与显影工艺，在聚合物层88b中形成沟槽88t，暴露出绝缘层88a。可使用IX步进器或IX接触式对准器以在曝光工艺期间，使聚合物层88b 曝光。其次，使聚合物层88b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250 摄氏度之间的温度下固化或加热。固化或加热之后，聚合物层88b具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C4。接着，在由沟槽88t暴露的绝缘层88a上和在聚合物层88b上形成光阻层，且在光阻层中的多个开孔暴露出在沟槽88t底部处的绝缘层88a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层88a。接着，蚀刻掉在光阻层中的开孔下的虚拟衬底165和在光阻层中的开孔下的芯片72，直到光阻层中的开孔暴露出在芯片72中的层106与114的预定区域以及金属互连件1的导电层56的预定区域为止。其次，利用例如有机化学品移除光阻层。因此，在芯片72中和在虚拟衬底165中形成穿透通孔164v(包含穿透通孔164a、164b、164c、164d和16 )，暴露出金属互连件1的导电层56， 且暴露出芯片72的层106与114。图167A中所示穿透通孔164v与支撑物802的规格可认为分别是图162到166中所示穿透通孔164v与支撑物802的规格。因此，使用上文所述的步骤，上文所述的电介质层88也可具有绝缘层88a和在绝缘层88a上的聚合物层88b。在聚合物层88b中的沟槽88t暴露出绝缘层88a，且被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。穿透通孔164v是在沟槽88t下形成。 另外，图168可为显示图167A中所示沟槽88t与穿透通孔164v的示意性俯视透视图的实例，且图167A也可为沿图168中所示的H-H线切割的横截面图。参看图169，在形成图167中或图167A中所示结构之后，在沟槽88t中形成多个金属互连件(或镶嵌金属迹线)2，包含金属互连件(或镶嵌金属迹线)加与2b，且在穿透通孔164v中形成多个金属插塞(或金属通孔)6p。金属插塞6p包含分别在穿透通孔16如、164b、164c、164d和16 中的金属插塞(或金属通孔)6a、6b、6c、6d和6e。金属插塞6a是在虚拟衬底165中形成，金属插塞6b与6c是在左边的一个芯片72中形成，且金属插塞6d 与6e是在中间的一个芯片72中形成。支撑物802以及在支撑物802上的互连层106中的互连件或金属迹线5 可在金属插塞6e低于互连层106的上表面所在水平位置的两个部分之间。在沟槽88t中的金属互连件2与在穿透通孔164v中的金属插塞6p可通过以下步骤形成。首先，在由穿透通孔164v暴露的层56、106和114上、在穿透通孔164v的侧壁上、 在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)以及在支撑物802上的互连件或金属迹线5 上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图51中所示的粘附/势垒层92。其次，在粘附/势垒层92上、在穿透通孔164v中和在沟槽88t中，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图51中所示的种子层94。接着，在种子层94上、在穿透通孔164v 中和在沟槽88t中，使用例如电镀工艺等适当工艺形成图51中所示的导电层86。其次，层 92、94和86利用适当工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到电介质层88具有暴露的上表面88s，在其上没有层92、94和86的部分为止，且移除在沟槽88t外部的层92、94和86。 因此，在沟槽88t中的层92、94和86构成沟槽88t中的金属互连件2，包含金属互连件加与2b。在穿透通孔164v中的层92、94和86构成穿透通孔164v中的金属插塞6p，包含分别在穿透通孔164a、164b、164c、164d和164e中的金属插塞6a、6b、6c、6d和6e。粘附/势垒层92与种子层94是在沟槽88t中的导电层86的侧壁与底部处，且在沟槽88t中的导电层86的侧壁与底部被粘附/势垒层92与种子层94覆盖。在第一替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v 的侧壁上以及在支撑物802上的互连件或金属迹线5 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含钛层上、在沟槽88t中和在穿透通孔164v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。 导电层86可为在铜或钛-铜合金单层上、在沟槽88t中和在穿透通孔164v中的经电镀铜层。如果电介质层88、沟槽88t和穿透通孔164v是如图161到167中所示形成，那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在 0. 5与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽88t和穿透通孔164v是如图167A中所示形成，那么在沟槽88t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v的侧壁上以及在支撑物802上的互连件或金属迹线5 上的含钽层，例如钽或氮化钽单层， 厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94 可为在含钽层上、在沟槽88t中和在穿透通孔164v中的铜或钛-铜合金单层，厚度小于1 微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中和在穿透通孔164v中的经电镀铜层。如果电介质层88、沟槽88t和穿透通孔164v是如图161到167中所示形成，那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽88t和穿透通孔164v是如图167A中所示形成，那么在沟槽88t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v 的侧壁上以及在支撑物802上的互连件或金属迹线5 上的含铬层，例如铬单层，厚度小于 1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含铬层上、在沟槽88t中和在穿透通孔164v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中和在穿透通孔164v中的经电镀铜层。如果电介质层88、 沟槽88t和穿透通孔164v是如图161到167中所示形成，那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽88t和穿透通孔164v是如图167A 中所示形成，那么在沟槽88t中的经电镀铜层具有例如在1与50微米之间，且优选在2与 30微米之间或在5与25微米之间的厚度。电介质层88的经暴露上表面88s可实质上与沟槽88t中的导电层86的经研磨或抛光表面86s共平面，且表面86s与88s可为实质上平坦。在研磨或抛光层92、94和86之后，如果电介质层88、沟槽88t和穿透通孔164v是如图161到167中所示形成，那么在暴露的上表面88s与表面96s或16 之间的电介质层88可具有例如在1与10微米之间，且优选在1与3微米之间的厚度。或者，在研磨或抛光层92、94和86之后，如果由层88a与 88b构成的电介质层88、沟槽88t和穿透通孔164v是如图167A中所示形成，那么在聚合物层88b的经暴露上表面88s与绝缘层88a上表面之间的电介质层88的聚合物层88b可具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。
在芯片72中的金属插塞6p各自穿过芯片72中的一个绝缘环500a。举例来说，在左边的一个芯片72中的金属插塞6b与6c穿过左边的一个芯片72中的绝缘环500a，且在中间的一个芯片72中的金属插塞6d与6e穿过中间的一个芯片72中的绝缘环500a。具体说来，金属插塞6b与6c各自穿过左边的一个芯片72的半导体衬底96，且被左边的一个芯片72中的一个绝缘环500a包围，且金属插塞6d与6e各自穿过中间的一个芯片72的半导体衬底96，且被中间的一个芯片72中的一个绝缘环500a包围。左边的一个芯片72中的半导体衬底96具有在包围金属插塞6b的绝缘环500a内表面上的部分，且中间的一个芯片72 的半导体衬底96具有在包围金属插塞6d的绝缘环500a内表面上的部分。包围金属插塞6c的绝缘环500a是在金属插塞6c的侧壁处，且接触金属插塞6c，而包围金属插塞6e的绝缘环500a是在金属插塞6e的侧壁处，且接触金属插塞6e。关于图169中所示的金属插塞 6p(包含金属插塞6a到6e)与金属互连件2 (包含金属互连件加与2b)的更详细说明，请参看图52中的图解。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图170，在形成图169中所示结构之后，在导电层86的经研磨或抛光表面86s 上和在电介质层88的经暴露上表面88s上形成图53中所示的绝缘或电介质层120。接着， 将多个芯片118(其各自类似于图141L中所示的芯片118a或118b)和前文所述的虚拟衬底158放置于层140上，其可认为是图M到59中所示的步骤。在此实施例中，将芯片118 与虚拟衬底158放置在绝缘或电介质层120上的布置可认为是如图58或59中所示将芯片 118与虚拟衬底158放置在绝缘或电介质层120上的配置。接着，参看图171，在各芯片118的半导体衬底124的背面上、在虚拟衬底158上和在间隙4b与8b中形成包封/间隙充填材料138。其次，包封/间隙充填材料138、各芯片118的半导体衬底1 的背面和虚拟衬底158通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到芯片118中的所有绝缘环500a具有暴露的底表面500u，在其上方没有半导体衬底 124的部分为止。图171中所示形成包封/间隙充填材料138以及研磨或抛光包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158的步骤可认为是如图 143到146中所示形成包封/间隙充填材料64以及研磨或抛光包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。包封/间隙充填材料138可为多晶硅、氧化硅或聚合物。因此，各芯片118的半导体衬底124可减薄到厚度T15例如在1与100微米之间、 在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。就各芯片118来说，在研磨或抛光工艺之后，绝缘环500a与半导体衬底IM可具有相同厚度T15。优选情况是，在研磨或抛光工艺之后，芯片118各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底158可减薄到厚度T16例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4b与8b中的包封/间隙充填材料138可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T17。在各芯片118背面处的半导体衬底124的经研磨或抛光表面12如， 以及虚拟衬底158的经研磨或抛光表面158s可为实质上平坦，且未被包封/间隙充填材料 138覆盖。经研磨或抛光表面158s可实质上与各芯片118的经研磨或抛光表面lMs、与间隙4b和8b中的包封/间隙充填材料138的经研磨或抛光表面138s且与芯片118中的绝缘环500a的经暴露底表面500u共平面。在各芯片118中，在半导体衬底124的经研磨或抛光表面12如与浅沟隔离500b底部之间的垂直距离D16可例如大于0. 1微米，例如在1 与100微米之间、在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5 微米之间或在0. 1与2微米之间。
参看图172，在形成图171中所示结构之后，在各芯片118的半导体衬底124的表面12如上、在虚拟衬底158的表面158s上、在芯片118中的绝缘环500a的经暴露底表面 500u上以及在包封/间隙充填材料138的表面138s上形成图64中所示的电介质层139。接着，参看图173，在芯片118中和在虚拟衬底158中形成多个穿透通孔156v (包含穿透通孔156a、156b、156c、156d、156e和156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19，其可认为是图65中所示的步骤，但在此实施例中，在芯片118 中形成穿透通孔156v (例如通孔156b到156f)包含蚀刻穿过芯片118中由绝缘环500a包围的半导体衬底124。在芯片118中的穿透通孔156v各自穿过芯片118中的一个绝缘环 500a。举例来说，在左边的一个芯片118中的穿透通孔156b、156c和156d穿过左边的一个芯片118中的绝缘环500a，且在中间的一个芯片118中的穿透通孔156e与156f穿过中间的一个芯片118中的绝缘环500a。形成穿透通孔156b、156c、156d、156e和156f包含蚀刻穿过由绝缘环500a包围的半导体衬底124的工艺。具体说来，形成穿透通孔156b包含蚀刻掉半导体衬底124由一个绝缘环500a包围的整个部分的工艺。因此，穿透通孔156b、156c及156d穿过左边的一个芯片118中的半导体衬底124，且被左边的一个芯片118中的绝缘环500a包围，且穿透通孔 156e与156f穿过中间的一个芯片118中的半导体衬底124，且被中间的一个芯片118中的绝缘环500a包围。左边的一个芯片118的半导体衬底IM具有在包围左边的一个芯片118 中的穿透通孔156c与156d的绝缘环500a内表面上的部分，且中间的一个芯片118的半导体衬底1 具有在包围中间的一个芯片118中的穿透通孔156e与156f的绝缘环500a内表面上的部分。包围穿透通孔156b的绝缘环500a是在穿透通孔156b的侧壁处，且由穿透通孔156b暴露。包围穿透通孔156d的绝缘环500a具有在穿透通孔156d侧壁处的部分， 且由穿透通孔156d暴露。包围穿透通孔156f的绝缘环500a具有在穿透通孔156f侧壁处的部分，且由穿透通孔156f暴露。穿透通孔156v，例如穿透通孔156a、156b、156c、156d、156e或156f，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。关于穿透通孔156v(例如穿透通孔156a到156f)的更详细说明，请参看图65中的图解。如图173中所示，由绝缘或电介质层120、层140以及中间的一个芯片118的层21、 78和观所提供的支撑物803是在金属互连件2b的导电层86与由穿透通孔156e暴露的互连层17中的互连件或金属迹线7 之间，以达到支撑暴露的互连件或金属迹线75a的目的。支撑物803可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图174为显示如图173中所示的穿透通孔156e、在中间的一个芯片118中的一个绝缘环500a和在中间的一个芯片118中的互连件或金属迹线75a的示意性俯视透视图的第一实例。图174中所示的示意性俯视透视图类似于图66中所示的示意性俯视透视图，但图174中所示的穿透通孔156e是在一个绝缘环500a内形成。关于如图173与174中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与66中的图解。
图175为显示如图173中所示的穿透通孔156e、在中间的一个芯片118中的一个绝缘环500a和互连件或金属迹线7 的示意性俯视透视图的第二实例。图175中所示的示意性俯视透视图类似于图67中所示的示意性俯视透视图，但图175中所示的穿透通孔156e 是在一个绝缘环500a内形成。关于如图173与175中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与67中的图解。图176为显示如图173中所示的穿透通孔156e、在中间的一个芯片118中的一个绝缘环500a和互连件或金属迹线7 的示意性俯视透视图的第三实例。图176中所示的示意性俯视透视图类似于图68中所示的示意性俯视透视图，但图176中所示的穿透通孔156e 是在一个绝缘环500a内形成。关于如图173与176中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与68中的图解。图177为显示如图173中所示的穿透通孔156e、在中间的一个芯片118中的一个绝缘环500a和互连件或金属迹线75a的示意性俯视透视图的第四实例。图177中所示的示意性俯视透视图类似于图66A中所示的示意性俯视透视图，但图177中所示的穿透通孔 156e是在一个绝缘环500a内形成。关于如图177中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图66A中的图解。参看图178，在形成图173中所示结构之后，在电介质层139中形成多个沟槽 139t。在电介质层139中的沟槽139t具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的深度D9。在沟槽139t下的电介质层139具有例如在0. 1与5微米之间，且优选在
0.3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T20。在电介质层139中形成沟槽139t的步骤可认为是如图153到155中所示的在电介质层60中形成沟槽60t的步骤。在电介质层139中形成的沟槽139t被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。图179为显示图178中所示沟槽139t与穿透通孔156v的示意性俯视透视图的实例，且图178为沿图179中所示的K-K线切割的横截面图。或者，在芯片118中和在虚拟衬底158中形成图173中所示的穿透通孔156v之前， 可在电介质层139中形成图178中所示的沟槽139t。具体说来，在如图172中所示的表面 12如、138s、158s和500u上形成电介质层139之后，在电介质层139中形成图178中所示的沟槽139t，然后，在芯片118中和在虚拟衬底158中形成图173中所示的穿透通孔156v，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19。或者，参看图178A，如图178中所示的电介质层139、沟槽139t和穿透通孔156v 可通过以下步骤形成。在形成图171中所示结构之后，在各芯片118的半导体衬底124的表面12如上、在虚拟衬底158的表面158s上、在芯片118中的绝缘环500a的经暴露底表面500u上以及在包封/间隙充填材料138的表面138s上形成绝缘层139a，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2与
1.5微米之间或在0. 15与2微米之间的厚度C5，如图171中所示。接着，在绝缘层139a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层139b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。其次，可采用曝光工艺与显影工艺，在聚合物层139b中形成沟槽139t， 暴露出绝缘层139a。可使用IX步进器或IX接触式对准器以在曝光工艺期间，使聚合物层139b曝光。接着，使聚合物层139b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层139b具有例如在1 与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C6。接着，在由沟槽139t暴露的绝缘层139a上和在聚合物层139b上形成光阻层，且在光阻层中的多个开孔暴露出在沟槽139t底部处的绝缘层139a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层139a。接着，蚀刻掉在光阻层中的开孔下的虚拟衬底158和在光阻层中的开孔下的芯片118，直到光阻层中的开孔暴露出在芯片118中的层17与19的预定区域以及金属互连件2的导电层86的预定区域为止。其次，利用例如有机化学品移除光阻层。因此，在芯片118中和在虚拟衬底158中形成穿透通孔156v(包含穿透通孔156a、156b、156c、156d、156e和156f)，暴露出金属互连件2 的导电层86，且暴露出芯片118的层17与19。图178A中所示穿透通孔156v与支撑物803 的规格可认为分别是图173到177中所示穿透通孔156v与支撑物803的规格。因此，使用上文所述的步骤，上文所述的电介质层139也可具有绝缘层139a和在绝缘层139a上的聚合物层139b。在聚合物层139b中的沟槽139t暴露出绝缘层139a，且被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。在沟槽139t下形成穿透通孔156v。另外，图179可为显示图178A中所示沟槽139t与穿透通孔156v的示意性俯视透视图的实例，且图178A也可为沿图179中所示的K-K线切割的横截面图。参看图180，在形成图178中或图178A中所示结构之后，在沟槽139t中形成多个金属互连件(或镶嵌金属迹线)3，包含金属互连件(或镶嵌金属迹线)3a,3b和3c，且在穿透通孔156v中形成多个金属插塞(或金属通孔)7p。金属插塞7p包含分别在穿透通孔 156a、156b、156c、156d、156e 和 156f 中的金属插塞(或金属通孔)7a、7b、7c、7d、7e 和 If0 金属插塞7a是在虚拟衬底158中形成，金属插塞7b、7c和7d是在左边的一个芯片118中形成，且金属插塞7e与7f是在中间的一个芯片118中形成。支撑物803和在支撑物803 上的互连层17中的互连件或金属迹线7 可在金属插塞7e低于互连层17的上表面所在水平位置的两个部分之间。在沟槽139t中的金属互连件3与在穿透通孔156v中的金属插塞7p可通过以下步骤形成。首先，在由穿透通孔156v暴露的层17、19和86上、在穿透通孔156v的侧壁上、 在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上和在沟槽139t 底部处的绝缘层139a的上表面上)，以及在支撑物803上的互连件或金属迹线7 上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图75中所示的粘附/势垒层12fe。 其次，在粘附/势垒层12 上、在穿透通孔156v中和在沟槽139t中，通过物理气相沉积 (PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图75中所示的种子层12恥。接着，在种子层12 上、在穿透通孔156v中和在沟槽139t中，使用例如电镀工艺等适当工艺形成图75中所示的导电层125c。其次，层125a、12 和125c利用适当工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光， 直到电介质层139具有暴露的上表面139s，在其上没有层125a、12 和125c的部分为止， 且移除在沟槽139t外部的层125a、125b和125c。因此，在沟槽139t中的层125a、125b和125c构成沟槽139t中的金属互连件3，包含金属互连件3a、;3b和3c。在穿透通孔156v中的层125a、12 和125c构成穿透通孔156v中的金属插塞7p，包含分别在穿透通孔156a、 156b、156c、156d、156e 和 156f 中的金属插塞 7a、7b、7c、7d、7e 和 If0 粘附 / 势垒层 125a 与种子层12 是在沟槽139t中的导电层125c的侧壁与底部处，且在沟槽139t中的导电层125c的侧壁与底部被粘附/势垒层12 与种子层12 覆盖。在第一替代方案中，在研磨或抛光层125a、12 和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上和在沟槽 139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、在穿透通孔156v的侧壁上以及在支撑物803上的互连件或金属迹线7 上的含钛层，例如钛、 钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1 与0. 2微米之间。种子层12 可为在含钛层上、在沟槽139t中和在穿透通孔156v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与 0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中和在穿透通孔 156v中的经电镀铜层。如果电介质层139、沟槽139t和穿透通孔156v是如图172到178 中所示形成，那么在沟槽139t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3 与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图178A中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层125a、12^和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上和在沟槽 139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、在穿透通孔156v的侧壁上以及在支撑物803上的互连件或金属迹线7 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钽层上、在沟槽139t中和在穿透通孔156v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中和在穿透通孔156v中的经电镀铜层。在沟槽139t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 3 与1. 5微米之间或在0. 5与3微米之间的厚度。如果电介质层139、沟槽139t和穿透通孔 156v是如图172到178中所示形成，那么在沟槽139t中的经电镀铜层具有例如在0. 1与 5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层 139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图178A中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层125a、12^和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上和在沟槽 139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、在穿透通孔156v的侧壁上以及在支撑物803上的互连件或金属迹线7 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含铬层上、在沟槽139t中和在穿透通孔156v中的铜或钛-铜合金单层， 厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中和在穿透通孔156v中的经电镀铜层。在沟槽139t中的经电镀铜层可具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。如果电介质层139、沟槽139t和穿透通孔156v是如图172到178中所示形成，那么在沟槽139t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层139a与 139b构成的电介质层139、沟槽139t和穿透通孔156v是如图178A中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与 25微米之间的厚度。电介质层139的经暴露上表面139s可实质上与沟槽139t中的导电层125c的经研磨或抛光表面227共平面，且表面139s与227可为实质上平坦。在研磨或抛光层12fe、 125b和125c之后，如果电介质层139、沟槽139t和穿透通孔156v是如图172到178中所示形成，那么在暴露的上表面139s与表面12如或158s之间的电介质层139可具有例如在 1与10微米之间，且优选在1与3微米之间的厚度。或者，在研磨或抛光层125a、12^和 125c之后，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图 178A中所示形成，那么在聚合物层139b的经暴露上表面139s与绝缘层139a上表面之间的电介质层139的聚合物层139b可具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在芯片118中的金属插塞7p各自穿过芯片118中的一个绝缘环500a。举例来说，在左边的一个芯片118中的金属插塞7b、7c和7d穿过左边的一个芯片118中的绝缘环 500a，且在中间的一个芯片118中的金属插塞7e与7f穿过中间的一个芯片118中的绝缘环500a。具体说来，金属插塞7b、7c和7d各自穿过左边的一个芯片118的半导体衬底124， 且被左边的一个芯片118中的一个绝缘环500a包围，且金属插塞7e与7f各自穿过中间的一个芯片118的半导体衬底124，且被中间的一个芯片118中的一个绝缘环500a包围。左边的一个芯片118的半导体衬底1 具有在包围金属插塞7c与7d的绝缘环500a内表面上的部分，且中间的一个芯片118的半导体衬底1 具有在包围金属插塞7e与7f的绝缘环500a内表面上的部分。包围金属插塞7b的绝缘环500a是在金属插塞7b的侧壁处，且接触金属插塞7b。包围金属插塞7d的绝缘环500a具有在金属插塞7d的侧壁处并与其接触的部分。包围金属插塞7f的绝缘环500a具有在金属插塞7f的侧壁处并与其接触的部分。关于图180中所示的金属插塞7p(包含金属插塞7a到7f)与金属互连件3 (包含金属互连件3a、!3b和3c)的更详细说明，请参看图76中的图解。或者，元件118不仅可表示芯片，而且也可表示晶片。当元件118为晶片时，元件 72可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图181，在形成图180中所示结构之后，可接着如图77到81中所示进行以下步骤，然后进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、 165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块55 与555t)单一化。系统级封装或多芯片模块55 可使用焊料凸块或球1 连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图182，使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块阳^与载体176的顶面粘结。接着，底部充填174在系统级封装或多芯片模块55 的聚合物层136与载体176顶面之间形成，且包围焊料凸块或球126。其次，在载体176的底面上形成多个焊料球178。图 182中所示载体176、底部充填174和焊料球178的规格可认为分别是如图83中所示载体 176、底部充填174和焊料球178的规格。图183显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在形成图180中所示结构之后，可接着进行如图77到79中所示的步骤。其次，在聚合物层136上和在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处和在聚合物层136中的开孔136a下的接触点上形成金属凸块668可认为是图84中所示的步骤。接着，进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底 62、165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555u)单一化。在系统级封装或多芯片模块 555u中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块555u可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图184，使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图83 中所示载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176顶面之间形成多个金属接头180。 金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5与50 微米之间的厚度。或者，金属接头180可为金层，具有在0.1与10微米之间的厚度。接着， 图83中所示的底部充填174在系统级封装或多芯片模块555u的聚合物层136与载体176 顶面之间形成，且包围金属凸块668与金属接头180。其次，在载体176的底面上形成图83 中所示的焊料球178。或者，可省略如图181到184所示的绝缘或电介质层122。在此情况中，在表面 223、225、227和139s上形成聚合物层136，且金属互连件3的导电层125c的接触点被聚合物层136中的开孔136a暴露且在其末端处。此外，在金属互连件3的导电层125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成粘附/势垒层134。图185显示多芯片封装566d，其包含通过线粘结的线184连接到图83中所示载体 176的系统级封装或多芯片模块555v，多芯片封装566d可通过例如以下步骤形成。在形成图180中所示结构之后，进行图86中所示的步骤，以在导电层125c的经研磨或抛光表面227上和在电介质层139的经暴露上表面139s上形成绝缘或电介质层122， 以在绝缘或电介质层122上以及在金属互连件3的导电层125c由层122中的多个开孔12 暴露的多个区域上形成多个金属互连件或迹线300，且在绝缘或电介质层122上和在金属互连件或迹线300上形成聚合物层136。在固化之后，聚合物层136可具有例如在1与20 微米之间，且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层136中的多个开孔136a暴露出金属互连件或迹线300的多个接触点。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、 116、120、122、136、139和140，并将多个系统级封装或多芯片模块555v单一化。接着，通过例如在载体176的顶面上形成厚度在20与150微米之间的胶合层182， 然后，使用胶合层182将多个系统级封装或多芯片模块555v附接到载体11的顶面，将多个系统级封装或多芯片模块555v与载体176接合。胶合层182可为聚合物层，例如聚酰亚胺、 苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8层，厚度例如在20与150微米之间。接着，通过线粘结工艺将多条线184 (例如金线、铜线或铝线)线粘结到载体176的顶面上，且线粘结到金属互连件或迹线300的导电层150由聚合物层136 中的开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块555v的金属互连件或迹线300可通过线粘结的线184，以物理方式和以电方式连接到载体176。其次，在多个系统级封装或多芯片模块555v上、在载体176的顶面上和在线粘结的线184上，通过成型工艺形成成型配料186，包封线粘结的线184与多个系统级封装或多芯片模块555v。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。 接着，在载体176的底面上形成图83中所示的焊料球178。然后，进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566d单一化。多芯片封装566d可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图185中所示载体176的规格可认为是如图83中所示载体176的规格。图186到207显示根据本发明另一实施例的用于形成另一系统级封装或多芯片模块的工艺。参看图186，在形成图144中所示结构之后，在各芯片68的半导体衬底58的表面58s上、在虚拟衬底62的表面62s上、在芯片68中的绝缘环500a的经暴露底表面500s 上和在包封/间隙充填材料64的表面64s上形成电介质层60，其具有例如在0. 1与100微米之间，且优选在0. 2与1. 5微米之间、在1与5微米之间、在5与10微米之间或在1与20 微米之间的厚度，如图144中所示。接着，可在芯片68中和在虚拟衬底62中形成多个穿透通孔170v(包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层 18，且暴露出芯片68的层26与34。图186中所示在芯片68中和在虚拟衬底62中形成穿透通孔170v的步骤可认为是如图15中所示在芯片68中和在虚拟衬底62中形成穿透通孔 170v的步骤，但在此实施例中，在芯片68中形成穿透通孔170v包含蚀刻穿过芯片68中由绝缘环500a包围的半导体衬底58。图186中所示穿透通孔170v (包含通孔170a到170f)、 包围穿透通孔170v的绝缘环500a和支撑物801的规格可认为分别是图148到152中所示穿透通孔170v (包含通孔170a到170f)、包围穿透通孔170v的绝缘环500a和支撑物801 的规格。图186中所示的电介质层60例如可为通过适当工艺，例如化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的无机层。无机层可包含或可为在图144 中所示的表面58s、62s、500s和64s上的氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层。无机层可具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 5与2 微米之间的厚度。或者，图186中所示的电介质层60可为在图144中所示的表面58s、62s、500s和 64s上的聚合物层，例如聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或环氧树脂层，其具有在3与100微米之间，且优选在5与30微米之间或在10与50微米之间的厚度。或者，图186中所示的电介质层60可由无机层与在所述无机层上的聚合物层构成。无机层可在图144中所示的表面58s、62s、500s和Ms上，使用例如化学气相沉积(CVD) 工艺等适当工艺而形成。无机层可包含或可为在图144中所示的表面58s、62s、500s和64s 上的氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层。无机层可具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 5与2微米之间的厚度。聚合物层可为在无机层上的聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)层，具有在3与100微米之间，且优选在5与30微米之间或在10与50微米之间的厚度。接着，参看图187，可在由穿透通孔170v暴露的层18、沈和；34上、在穿透通孔170v 的侧壁上、在电介质层60上以及在支撑物801上的互连件或金属迹线3 上形成粘附/势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层52可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、 通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))而形成。 其次，可在粘附/势垒层52上和在穿透通孔170v中，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。接着，光阻层194可在种子层M上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺而形成。其次，可采用曝光工艺与显影工艺，以在光阻层 194中形成多个开孔194a，暴露出种子层M的多个区域。图案化光阻层194可具有例如在 1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，可在种子层M由层194中开孔19 暴露的区域上，利用例如电镀工艺形成导电层56，其具有大于1 微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20 微米之间的厚度。图187中所示的粘附/势垒层52、种子层M和导电层56的规格可认为是分别如图90中所示的粘附/势垒层52、种子层M和导电层56的规格。接着，参看图188，使用例如有机化学溶液移除光阻层194。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层56下的种子层M。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层56下的粘附/势垒层52。因此，在电介质层60上和在穿透通孔170v上的层5254和56构成在电介质层60上和在穿透通孔170v上的多个金属互连件1，包含金属互连件Ia与lb。在电介质层60上的金属互连件1的粘附/势垒层52与种子层M不在电介质层60上的金属互连件1的导电层56的任何侧壁Iw处，而是在电介质层60上的金属互连件1的导电层56底部之下。在电介质层60上的金属互连件1的导电层56的侧壁 Iw未被层52与M所覆盖。在穿透通孔170v中的层5254和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图186中所示的穿透通孔170a、170b、170c、 170d、170e和170f中的金属插塞(或金属通孔)5a、5b、5c、5dje和5f。金属插塞fe是在虚拟衬底62中形成，而金属插塞^、5C、5dje和5f是在同一芯片68中形成。在芯片68中和在虚拟衬底62中所形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线3 可在金属插塞k低于互连层34的上表面所在水平位置的两个部分之间。
在芯片68中的金属插塞5p各自穿过芯片68中的一个绝缘环500a。举例来说， 在一个芯片68中的金属插塞5b、5c、5d、5e和5f穿过一个芯片68中的绝缘环500a。具体说来，金属插塞5b、5c、5d、5e和5f各自穿过一个芯片68的半导体衬底58，且被一个芯片 68中的一个绝缘环500a包围。一个芯片68的半导体衬底58具有在包围金属插塞5b、5c、 5d、5e和5f的绝缘环500a内表面上的部分。关于图188中所示的金属插塞5p (包含金属插塞5a到5f)与金属互连件1(包含金属互连件Ia与lb)的更详细说明，请参看图91中的图解。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图189，在金属互连件1的导电层56上、在电介质层60上和在金属互连件1之间的间隙中形成绝缘或电介质层66。绝缘或电介质层66例如可包含或可为在金属互连件1的导电层56上、在电介质层60上和在金属互连件1之间的间隙中的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。在导电层 56上的聚合物层可具有例如在0. 1与50微米之间，且优选在1与30微米之间、在2与20 微米之间或在5与10微米之间的厚度。或者，绝缘或电介质层66可包含或可为在金属互连件1的导电层56上、在电介质层60上和在金属互连件1之间的间隙中的无机层，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层。在导电层56上的无机层可具有例如在0. 1与10微米之间，且优选在0. 1 与1微米之间、在0. 2与2微米之间、在0. 3与3微米之间或在0. 5与5微米之间的厚度。或者，参看图190，如图189中所示的绝缘或电介质层66可通过以下步骤形成。首先，在金属互连件1的导电层56上、在电介质层60上和在金属互连件1之间的间隙中形成聚合物层66a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑 (PBO)层。接着，聚合物层66a通过例如机械抛光工艺、化学-机械抛光(CMP)工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件1的导电层56具有不被聚合物层66a覆盖的上表面56u为止。因此，聚合物层66a仍然留在电介质层60上以及在金属互连件1之间的间隙中，并具有例如大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。聚合物层 66a的经研磨或抛光的表面66s可为实质上平坦，且实质上与导电层56的上表面56u共平面。接着，在导电层56的上表面56u上和在聚合物层66a的经研磨或抛光的表面66s上形成无机层66b，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1 与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此，如图189中所示的绝缘或电介质层66也可具有如图190中所示的聚合物层66a与无机层66b。参看图191，在形成绝缘或电介质层66之后，使用图28中所示的层116将图28中所示的虚拟衬底165与绝缘或电介质层66接合，其可认为是图28中所示的步骤。接着，在虚拟衬底165中形成多个开孔165a，并暴露出层116，其可认为是图29到32中所示的步骤。 或者，可在使用层116将虚拟衬底165与绝缘或电介质层66接合之前，在虚拟衬底165中形成开孔165a，且穿过所述衬底。其次，将多个芯片72(其各自类似于图141K中所示的芯片72a或72b)与层116接合，且安装于开孔165a中和在层66上，其可认为是图33中所示的步骤。在将芯片72安装在开孔165a中之后，芯片72的有源侧在芯片72的底部处，且背面在芯片72的顶部处。图192为显示芯片72被安装在虚拟衬底165中的开孔16 内的示意性俯视图的实例，且图191为沿图192的示意性俯视图中所示G-G线切割的横截面图。如图191与192中所示，有多个间隙如，其各自在虚拟衬底165与一个芯片72之间，且有多个间隙8a(图中显示其中一者)，其各自在相邻两个芯片72之间。间隙如各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与 5微米之间的横向距离或间距D4。间隙8a各自可具有例如在1与200微米之间、在1与50 微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D5。图193显示形成具有与图191中所示相同的横截面图的结构的另一种技术。图 191为沿图193的示意性俯视图中所示G-G线切割的横截面图。在图191与193中所示的结构可例如通过以下步骤形成。在形成图189或190中所示结构之后，在图189或190中所示的绝缘或电介质层66上，利用适当工艺，例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺形成胶合层116，其具有例如在3与100微米之间，且优选在5与10 微米之间或在10与30微米之间的厚度。胶合层116可为聚合物层，例如环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或硅氧烷层，厚度例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间。接着，胶合层116可任选经预固化或烘烤。其次，将多个芯片72(其各自类似于图141K中所示的芯片7 或72b)和多个单独的虚拟衬底165放置在胶合层116上。当在相邻两个芯片72之间的间隙过大(例如大于500或1，000微米)时，一个或一个以上单独的虚拟衬底165可放置于所述间隙中。 或者，当在相邻两个芯片72之间的间隙足够小(例如小于500或1，000微米)时，不可在所述间隙中放置单独的虚拟衬底165。接着，在对胶合层116施加机械或热压力的情况下， 胶合层116可在180摄氏度与350摄氏度之间的温度中再一次固化。因此，使用胶合层116 将芯片72和单独的虚拟衬底165与绝缘或电介质层66接合。举例来说，单独虚拟衬底165 可为单独硅条块、单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。或者，参看图191与193，胶合层116可用在图189或190中所示的绝缘或电介质层66上形成的氧化硅层置换。在此情况中，将芯片72与层66接合，以及将单独的虚拟衬底165与层66接合可例如通过将在各芯片72的有源侧处的钝化层74的另一氧化硅层与氧化硅层116粘结，以及通过将各单独虚拟衬底165的另一氧化硅层与氧化硅层116粘结来进行。各芯片72的钝化层74的氧化硅层接触氧化硅层116，且各单独虚拟衬底165的氧化硅层接触氧化硅层116。因此，可使用这些氧化硅层将芯片72和单独虚拟衬底165与绝缘或电介质层66接合。如图191与193中所示，有多个间隙如，其各自在一个芯片72与一个单独的虚拟衬底165之间，且有多个间隙8a(图中显示其中一者)，其各自在相邻两个芯片72之间。间隙如各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D4。间隙8a各自可具有例如小于500微米，例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D5。在一个实施例中，在将单独虚拟衬底165与绝缘或电介质层66接合之前，没有在各单独虚拟衬底165中或在各单独虚拟衬底165的顶表面或底表面上预先形成电路。参看图194，在图191与192中或在图191与193中所示步骤之后，在各芯片72的半导体衬底96的背面上、在虚拟衬底165上和在间隙如与8a中形成包封/间隙充填材料 98。接着，包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到芯片72中的所有绝缘环500a具有经暴露的底表面500t，在其上没有半导体衬底96的部分为止。图194中所示形成包封/间隙充填材料98，以及研磨或抛光包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165的步骤可认为是如图143到146中所示形成包封/间隙充填材料64，以及研磨或抛光包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。 包封/间隙充填材料98可为多晶硅、氧化硅或聚合物。因此，各芯片72的半导体衬底96可减薄到厚度T8例如在1与100微米之间、在1 与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2 与20微米之间或在3与30微米之间。就各芯片72来说，在研磨或抛光工艺之后，绝缘环 500a与半导体衬底96可具有相同厚度T8。优选情况是，在研磨或抛光工艺之后，各芯片72 可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底165可减薄到厚度T9例如在3与100微米之间， 且优选在3与30微米之间或在5与25微米之间，且留在间隙如与8a中的包封/间隙充填材料98可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T10。在各芯片72背面处的半导体衬底96的经研磨或抛光表面96s，以及虚拟衬底165的经研磨或抛光表面16 可为实质上平坦，且未被包封/间隙充填材料98覆盖。经研磨或抛光的表面16 可实质上与各芯片72的经研磨或抛光表面96s、与间隙如和8a中的包封/间隙充填材料98的经研磨或抛光表面98s且与芯片72中的绝缘环500a 的经暴露底表面500t共平面。在各芯片72中，在半导体衬底96的经研磨或抛光表面96s 与浅沟隔离500b底部之间的垂直距离D15可例如大于0. 1微米，例如在1与100微米之间、 在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5微米之间或在0. 1 与2微米之间。接着，参看图195，在各芯片72的半导体衬底96的表面96s上、在虚拟衬底165的表面16 上、在芯片72中的绝缘环500a的经暴露底表面500t上和在包封/间隙充填材料98的表面98s上形成电介质层88，具有例如在0. 1与100微米之间，且优选在0. 2与1. 5 微米之间、在1与5微米之间、在5与10微米之间或在1与20微米之间的厚度。其次，可在芯片72中和在虚拟衬底165中形成多个穿透通孔164v (包含穿透通孔164a、164b、164c、 164d和16 )，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106。图195 中所示在芯片72中和在虚拟衬底165中形成穿透通孔164v的步骤可认为是如图41中所示在芯片72中和在虚拟衬底165中形成穿透通孔164v的步骤，但在此实施例中，在芯片 72中形成穿透通孔164v包含蚀刻穿过芯片72中由绝缘环500a包围的半导体衬底96。图 195中所示的穿透通孔164v (包含通孔16 到164e)、包围穿透通孔164v的绝缘环500a和支撑物802的规格可认为分别是图162到166中所示的穿透通孔164v(包含通孔16 到 164e)、包围穿透通孔164v的绝缘环500a和支撑物802的规格。图195中所示的电介质层88例如可为通过适当工艺，例如化学气相沉积(CVD)工艺或等离子增强化学气相沉积(PECVD)工艺形成的无机层。无机层可包含或可为在表面96s、165s、500t和98s上的氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层。无机层可具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 5与2微米之间的厚度。或者，图195中所示的电介质层88可为在表面96s、165s、500t和98s上的聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)层，具有在3与100微米之间，且优选在5与30微米之间或在10与50微米之间的厚度。或者，图195中所示的电介质层88可由无机层和在所述无机层上的聚合物层构成。无机层可在表面96s、165s、500t和98s上，使用例如化学气相沉积(CVD)工艺等适当工艺形成。无机层可包含或可为在表面96s、165s、500t和98s上的氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层。无机层可具有例如在0. 1与5微米之间，且优选在0. 2与1. 5 微米之间或在0. 5与2微米之间的厚度。聚合物层可为在所述无机层上的聚酰亚胺、苯并环丁烷(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层，具有在3与100微米之间， 且优选在5与30微米之间或在10与50微米之间的厚度。接着，参看图196，在由穿透通孔164v暴露的层56、106和114上、在穿透通孔164v 的侧壁上、在电介质层88上以及在支撑物802上的互连件或金属迹线55a上形成粘附/势垒层92，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层92可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、 通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。其次，在粘附/势垒层92上和在穿透通孔164v中，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层94，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在 80纳米与0. 15微米之间的厚度。接着，在种子层94上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层294。其次，可采用曝光工艺与显影工艺，以在光阻层294中形成多个开孔294a，暴露出种子层94的多个区域。图案化光阻层294可具有例如在1与30 微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，在种子层94由层294中的开孔294a暴露的区域上，利用例如电镀工艺等适当工艺形成导电层86，其具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在 2与20微米之间的厚度。图196中所示的粘附/势垒层92、种子层94和导电层86的规格可认为分别是如图95中所示的粘附/势垒层92、种子层94和导电层86的规格。接着，参看图197，使用例如有机化学溶液移除光阻层294。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层86下的种子层94。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层86下的粘附/势垒层92。因此，在电介质层88上以及在穿透通孔164v上的层92、94和86构成在电介质层88上和在穿透通孔164v上的多个金属互连件2，包含金属互连件2a与2b。在电介质层88上的金属互连件2的粘附/势垒层92与种子层94不在电介质层88上金属互连件2的导电层86的任何侧壁2w处，而是在电介质层88上金属互连件2的导电层86底部之下。在电介质层88上金属互连件2的导电层86的侧壁2w未被层 92与94覆盖。在穿透通孔164v中的层92、94和86构成穿透通孔164v中的多个金属插塞 (或金属通孔)6p，包含分别在如图195中所示的穿透通孔164a、164b、164c、164d和164e 中的金属插塞(或金属通孔)6￡1、613、6(3、6(1和6 金属插塞6a是在虚拟衬底165中形成， 金属插塞6b与6c是在左边的一个芯片72中形成，而金属插塞6d与6e是在中间的一个芯片72中形成。在芯片72中和在虚拟衬底165中形成的这些金属插塞6p可连接金属互连件2与芯片72中的半导体装置102，且连接金属互连件1与2。在芯片72中的金属插塞6p各自穿过芯片72中的一个绝缘环500a。举例来说，在左边的一个芯片72中的金属插塞6b与6c穿过左边的一个芯片72中的绝缘环500a，且在中间的一个芯片72中的金属插塞6d与6e穿过中间的一个芯片72中的绝缘环500a。具体说来，金属插塞6b与6c各自穿过左边的一个芯片72的半导体衬底96，且被左边的一个芯片72中的一个绝缘环500a包围，且金属插塞6d与6e各自穿过中间的一个芯片72的半导体衬底96，且被中间的一个芯片72中的一个绝缘环500a包围。左边的一个芯片72的半导体衬底96具有在包围金属插塞6b的绝缘环500a内表面上的部分，且中间的一个芯片72 的半导体衬底96具有在包围金属插塞6d的绝缘环500a内表面上的部分。包围金属插塞 6c的绝缘环500a是在金属插塞6c的侧壁处，且接触金属插塞6c，且包围金属插塞6e的绝缘环500a是在金属插塞6e的侧壁处，且接触金属插塞6e。关于图197中所示的金属插塞 6p(包含金属插塞6a到6e)与金属互连件2 (包含金属互连件加与2b)的更详细说明，请参看图96中的图解。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图198，在金属互连件2的导电层86上、在电介质层88上和在金属互连件2之间的间隙中形成绝缘或电介质层120。绝缘或电介质层120例如可包含或可为在金属互连件2的导电层86上、在电介质层88上以及在金属互连件2之间的间隙中的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。在导电层86上的聚合物层可具有例如在0. 1与50微米之间，且优选在1与30微米之间、在 2与20微米之间或在5与10微米之间的厚度。或者，绝缘或电介质层120可包含或可为在金属互连件2的导电层86上、在电介质层88上和在金属互连件2之间的间隙中的无机层，例如氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层。在导电层86上的无机层可具有例如在0. 1与10微米之间，且优选在 0. 1与1微米之间、在0. 2与2微米之间、在0. 3与3微米之间或在0. 5与5微米之间的厚度。或者，参看图199，如图198中所示的绝缘或电介质层120可通过以下步骤形成。 首先，在金属互连件2的导电层86上、在电介质层88上和在金属互连件2之间的间隙中形成聚合物层120a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。接着，聚合物层120a通过例如机械研磨工艺、机械抛光工艺、化学-机械抛光 (CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件2的导电层86具有不被聚合物层120a覆盖的上表面86u为止。因此，聚合物层120a仍然留在电介质层88上以及在金属互连件2之间的间隙中，并具有例如大于1微米，例如在1与20 微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。聚合物层120a的经研磨或抛光的表面120s可为实质上平坦，且实质上与导电层86的上表面 86u共平面。其次，在导电层86的上表面86u上和在聚合物层120a的经研磨或抛光的表面120s上形成无机层120b，例如氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层，其具有例如在0. 1与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此，如图198中所示的绝缘或电介质层120可由如图199中所示的聚合物层120a与无机层120b构成。参看图200，在形成绝缘或电介质层120之后，使用图54中所示的层140将图54 中所示的虚拟衬底158与绝缘或电介质层120接合，其可认为是图54中所示的步骤。接着， 在虚拟衬底158中形成多个开孔158a，并暴露出层140，其可认为是在图55与56中所示的步骤。或者，可在使用层140将虚拟衬底158与绝缘或电介质层120接合之前，在虚拟衬底 158中形成开孔158a，且穿过所述衬底。其次，将多个芯片118(其各自类似于图141L中所示的芯片118a或118b)与层140接合，且安装在开孔158a中以及在层120上，其可认为是图57中所示的步骤。将芯片118安装在开孔158a中之后，芯片118的有源侧在芯片118 底部处，且背面在芯片118的顶部处。图201为显示芯片118被安装在虚拟衬底158中的开孔158a中的示意性俯视图的实例，且图200为沿图201的示意性俯视图中所示J-J线切割的横截面图。如图200与201中所示，有多个间隙4b，其各自在虚拟衬底158与一个芯片118之间，且有多个间隙8b (图中显示其中一者)，其各自在相邻两个芯片118之间。间隙4b各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与 5微米之间的横向距离或间距D7。间隙8b各自可具有例如在1与200微米之间、在1与50 微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D8。图202显示形成具有与图200中所示相同的横截面图的结构的另一种技术。图200 为沿图202的示意性俯视图中所示J-J线切割的横截面图。图200与202中所示的结构可例如通过以下步骤形成。在形成图198或199中所示结构之后，在图198或199中所示的绝缘或电介质层120上，利用适当工艺，例如旋转涂覆工艺、层合工艺、喷雾工艺、点胶工艺或丝网印刷工艺形成胶合层140，其具有例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间的厚度。胶合层140可为聚合物层，例如环氧树脂、聚酰亚胺、 苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)或硅氧烷层，厚度例如在3与100微米之间，且优选在5与10微米之间或在10与30微米之间。接着，胶合层140可任选经预固化或烘烤。其次，将多个芯片118 (其各自类似于图141L中所示的芯片118a或118b)和多个单独的虚拟衬底158放置在胶合层140上。当在相邻两个芯片118之间的间隙过大(例如大于500或1，000微米)时，一个或一个以上单独的虚拟衬底158可放置于所述间隙中。 或者，当在相邻两个芯片118之间的间隙足够小(例如小于500或1，000微米)时，不可在所述间隙中放置单独的虚拟衬底158。接着，在对胶合层140施加机械或热压力的情况下， 胶合层140可在180摄氏度与350摄氏度之间的温度中再一次固化。因此，使用胶合层140 将芯片118和单独虚拟衬底158与绝缘或电介质层120接合。单独虚拟衬底158例如可为单独硅条块、单独虚拟芯片、单独虚拟硅片，或单独的多晶硅、玻璃、硅或陶瓷衬底。或者，参看图200与202，胶合层140可用在图198或199中所示的绝缘或电介质层120上形成的氧化硅层置换。在此情况中，将芯片118与层120接合，以及将单独虚拟衬底158与层120接合可例如通过将在各芯片118的有源侧处的钝化层21的另一氧化硅层与氧化硅层140粘结，以及通过将各单独虚拟衬底158的另一氧化硅层与氧化硅层140粘结来进行。各芯片118的钝化层21的氧化硅层接触氧化硅层140，且各单独虚拟衬底158的氧化硅层接触氧化硅层140。因此，可使用这些氧化硅层，将芯片118和单独虚拟衬底158 与绝缘或电介质层120接合。
如图200与202中所示，有多个间隙4b，其各自在一个芯片118与一个单独虚拟衬底158之间，且有多个间隙8b (图中显示其中一者)，其各自在相邻两个芯片118之间。间隙4b各自可具有例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D7。间隙8b各自可具有例如小于500微米，例如在1与200微米之间、在1与50微米之间或在1与10微米之间，且优选在1与5微米之间的横向距离或间距D8。在一个实施例中，在将单独虚拟衬底158与绝缘或电介质层120接合之前，没有在各单独虚拟衬底158中或在各单独虚拟衬底158的顶表面或底表面上预先形成电路。参看图203，在图200与201中或在图200与202中所示步骤之后，在各芯片118 的半导体衬底124的背面上、在虚拟衬底158上和在间隙4b与8b中形成包封/间隙充填材料138。接着，包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械研磨与化学-机械抛光的工艺进行研磨或抛光，直到芯片118中的所有绝缘环 500a具有经暴露的底表面500u，在其上没有半导体衬底124的部分为止。图203中所示形成包封/间隙充填材料138，以及研磨或抛光包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158的步骤可认为是如图143到146中所示形成包封/间隙充填材料64，以及研磨或抛光包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。包封/间隙充填材料138可为多晶硅、氧化硅或聚合物。因此，各芯片118的半导体衬底124可减薄到厚度T15例如在1与100微米之间、 在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。就各芯片118来说，在研磨或抛光工艺之后，绝缘环500a与半导体衬底1 可具有相同厚度T15。优选情况是，在研磨或抛光工艺之后，芯片118各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底158可减薄到厚度T16例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4b与8b中的包封/间隙充填材料138可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T17。在各芯片118的背面处的半导体衬底IM的经研磨或抛光表面12如， 以及虚拟衬底158的经研磨或抛光表面158s可为实质上平坦，且未被包封/间隙充填材料 138覆盖。经研磨或抛光的表面158s可实质上与芯片118的经研磨或抛光表面lMs、与间隙4b和8b中的包封/间隙充填材料138的经研磨或抛光表面138s且与芯片118中的绝缘环500a的经暴露底表面500u共平面。在各芯片118中，在半导体衬底124的经研磨或抛光表面12如与浅沟隔离500b底部之间的垂直距离D16可例如大于0. 1微米，例如在1 与100微米之间、在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5 微米之间或在0. 1与2微米之间。接着，参看图204，在各芯片118的半导体衬底1 的表面12如上、在虚拟衬底158 的表面158s上、在芯片118中的绝缘环500a的经暴露底表面500u上以及在包封/间隙充填材料138的表面138s上形成电介质层139，其具有例如在0. 1与100微米之间，且优选在 0. 2与1. 5微米之间、在1与5微米之间、在5与10微米之间或在1与20微米之间的厚度。其次，可在芯片118中和在虚拟衬底158中形成多个穿透通孔156v(包含穿透通孔156a、 156b、156c、156d、156e和156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层 17与19。图204中所示在芯片118中和在虚拟衬底158中形成穿透通孔156v的步骤可认为是如图65中所示在芯片118中和在虚拟衬底158中形成穿透通孔156v的步骤，但在此实施例中，在芯片118中形成穿透通孔156v包含蚀刻穿过芯片118中由绝缘环500a包围的半导体衬底124。图204中所示的穿透通孔156v(包含通孔156a到156f)、包围穿透通孔156v的绝缘环500a和支撑物803的规格可认为分别是图173到177中所示的穿透通孔 156v (包含通孔156a到156f)、包围穿透通孔156v的绝缘环500a和支撑物803的规格。图204中所示的电介质层139例如可为通过适当工艺，例如化学气相沉积(CVD) 工艺或等离子增强化学气相沉积(PECVD)工艺形成的无机层。无机层可包含或可为在表面 124s、158s、500u和138s上的氧化硅(例如SiO2)、氮化硅(例如Si3N4)、碳氮化硅(例如 SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如SiOC)层。无机层可具有例如在0. 1与5 微米之间，且优选在0. 2与1. 5微米之间或在0. 5与2微米之间的厚度。或者，图204中所示的电介质层139可为在表面124s、158s、500u和138s上的聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)层， 其具有在3与100微米之间，且优选在5与30微米之间或在10与50微米之间的厚度。或者，图204中所示的电介质层139可由无机层和在所述无机层上的聚合物层构成。无机层可在表面124s、158s、500u和138s上，使用例如化学气相沉积(CVD)工艺等适当工艺形成。无机层可包含或可为在表面124s、158s、500u和138s上的氧化硅(例如SiO2)、 氮化硅(例如Si3N4)、碳氮化硅(例如SiCN)、氧氮化硅(例如SiON)或氧碳化硅(例如 SiOC)层。无机层可具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 5 与2微米之间的厚度。聚合物层可为在所述无机层上的聚酰亚胺、苯并环丁烷(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层，具有在3与100微米之间，且优选在5与30微米之间或在10与50微米之间的厚度。接着，参看图205，在由穿透通孔156v暴露的层17、19和86上、在穿透通孔156v 的侧壁上、在电介质层139上以及在支撑物803上的互连件或金属迹线75a上形成粘附/ 势垒层125a，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层125a可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD)) 形成。其次，在粘附/势垒层125a上和在穿透通孔156v中，通过物理气相沉积(PVD)工艺 (例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层125b，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。接着，在种子层125b上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层394。其次，可采用曝光工艺与显影工艺，以在光阻层394中形成多个开孔394a，暴露出种子层125b的多个区域。图案化光阻层394可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，可在种子层125b由层394中开孔394a暴露的区域上，利用例如电镀工艺等适当工艺形成导电层125c，其具有大于1微米，例如在1与20微米之间，且优选在1与10微米之间、 在1与5微米之间或在2与20微米之间的厚度。图205中所示的粘附/势垒层125a、种子层12 和导电层125c的规格可认为分别是如图100中所示的粘附/势垒层125a、种子层 125b和导电层125c的规格。接着，参看图206，使用例如有机化学溶液移除光阻层394。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层125c下的种子层125b。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层125c下的粘附/势垒层125a。因此，在电介质层139上和在穿透通孔156v 上的层125a、12 和125c构成在电介质层139上和在穿透通孔156v上的多个金属互连件 3，包含金属互连件3a、;3b和3c。在电介质层139上的金属互连件3的粘附/势垒层12 与种子层12 不在电介质层139上金属互连件3的导电层125c的任何侧壁3w处，而是在电介质层139上金属互连件3的导电层125c底部之下。在电介质层139上金属互连件3 的导电层125c的侧壁3w未被层12 与12 覆盖。在穿透通孔156v中的层12fe、125b 和125c构成穿透通孔156v中的多个金属插塞(或金属通孔)7p，包含分别在如图204中所示的穿透通孔156a、156b、156c、156d、156e和156f中的金属插塞(或金属通孔)7a、7b、 7c、7d、7e和7f。金属插塞7a是在虚拟衬底158中形成，金属插塞7b、7c和7d是在左边的一个芯片118中形成，且金属插塞7e与7f是在中间的一个芯片118中形成。在芯片118 中和在虚拟衬底158中形成的这些金属插塞7p可连接金属互连件3与芯片118中的半导体装置13，且连接金属互连件2与3。支撑物803以及在支撑物803上的互连层17中的互连件或金属迹线7 可在金属插塞7e低于互连层17的上表面所在水平位置的两个部分之间。在芯片118中的金属插塞7p各自穿过芯片118中的一个绝缘环500a。举例来说，在左边的一个芯片118中的金属插塞7b、7c和7d穿过左边的一个芯片118中的绝缘环 500a，且在中间的一个芯片118中的金属插塞7e与7f穿过中间的一个芯片118中的绝缘环500a。具体说来，金属插塞7b、7c和7d各自穿过左边的一个芯片118的半导体衬底124， 且被左边的一个芯片118中的一个绝缘环500a包围，且金属插塞7e与7f各自穿过中间的一个芯片118的半导体衬底124，且被中间的一个芯片118中的一个绝缘环500a包围。左边的一个芯片118的半导体衬底1 具有在包围金属插塞7c与7d的绝缘环500a内表面上的部分，且中间的一个芯片118的半导体衬底1 具有在包围金属插塞7e与7f的绝缘环500a内表面上的部分。包围金属插塞7b的绝缘环500a是在金属插塞7b的侧壁处，且接触金属插塞7b。包围金属插塞7d的绝缘环500a具有在金属插塞7d的侧壁处并与其接触的部分。包围金属插塞7f的绝缘环500a具有在金属插塞7f的侧壁处并与其接触的部分。关于图206中所示的金属插塞7p(包含金属插塞7a到7f)与金属互连件3 (包含金属互连件3a、!3b和3c)的更详细说明，请参看图101中的图解。或者，元件118不仅可表示芯片，而且也可表示晶片。当元件118为晶片时，元件 72可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图207，在形成图206中所示结构之后，可接着按图102中所示进行以下步骤， 以在金属互连件3的导电层125c上、在电介质层139上和在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上形成聚合物层136 ；且在聚合物层136中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。接着，在聚合物层136上和金属互连件3的导电层125c在绝缘或电介质层122中的多个开孔底部处且在聚合物层136 中开孔136a下的多个接触点上形成凸块下层金属(UBM)层666，以及在UBM层666上形成多个焊料凸块或球126可认为是图78到81中所示的步骤。接着，进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模土夬555w与555x)单一化。系统级封装或多芯片模块555w可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图208，使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图83中所示的载体176的顶面粘结。接着，图83中所示的底部充填174在系统级封装或多芯片模块555w 的聚合物层136与载体176顶面之间形成，且包围焊料凸块或球126。其次，在载体176的底面上形成图83中所示的焊料球178。图209显示根据本发明另一实施例的另一系统级封装或多芯片模块，其可通过以下步骤形成。在形成图206中所示结构之后，可接着按图102中所示进行以下步骤，以在金属互连件3的导电层125c上、在电介质层139上和在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上形成聚合物层136 ；且在聚合物层136中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。接着，可随后进行图78与79中所示的步骤。其次，在聚合物层136上以及在金属互连件3的导电层125c在绝缘或电介质层 122中的开孔底部处且在聚合物层136中开孔136a下的接触点上，形成金属凸块668可认为是图84中所示的步骤。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11、虚拟衬底 62,165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555y)单一化。在系统级封装或多芯片模块555y中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块555y可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图210，可使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图 83中所示的载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176顶面之间形成多个金属接头 180。金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5 与50微米之间的厚度。接着，图83中所示的底部充填174可在系统级封装或多芯片模块 555y的聚合物层136与载体176顶面之间形成，且包围金属凸块668与金属接头180。其次，可在载体176的底面上形成图83中所示的焊料球178。或者，可省略如图207到210所示的绝缘或电介质层122。在此情况中，聚合物层 136是在金属互连件3的导电层125c上、在电介质层139上和在金属互连件3之间的间隙中形成，且金属互连件3的导电层125c的接触点被聚合物层136中的开孔136a暴露且在其末端处。此外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成。图211显示一种多芯片封装566e，包含通过线粘结的线184连接到图83中所示载体176的系统级封装或多芯片模块555z，多芯片封装566e可通过例如以下步骤形成。在形成图206中所示结构之后，可接着按图107中所示进行以下步骤，以在金属互连件3的导电层125c上、在电介质层139上和在金属互连件3之间的间隙中形成绝缘或电介质层122 ； 在绝缘或电介质层122上和在金属互连件3的导电层125c由层122中多个开孔122a暴露的多个区域上形成多个金属互连件或迹线300;且在绝缘或电介质层122上，和在金属互连件或迹线300上形成聚合物层136。在固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层136中的多个开孔136a暴露出金属互连件或迹线300的多个接触点。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块555Z)单一化。接着，可通过例如在载体176的顶面上形成厚度例如在1与20微米之间或在20与 150微米之间的胶合层182，然后使用胶合层182将多个系统级封装或多芯片模块555z附接到载体11的顶面，将多个系统级封装或多芯片模块555z与图83中所示的载体176接合。 胶合层182可为聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)、 聚苯醚(PPO)、硅氧烷或SU-8层，厚度例如在1与20微米之间或在20与150微米之间。其次，可通过线粘结工艺将多条线184 (例如金线、铜线或铝线)线粘结到载体176的顶面上， 且线粘结到金属互连件或迹线300的导电层150由聚合物层136中开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块555z的金属互连件或迹线300可通过线粘结的线 184，以物理方式和以电方式连接到载体176。接着，可通过成型工艺，在多个系统级封装或多芯片模块555z上、在载体176的顶面上和在经线粘结的线184上形成成型配料186，包封经线粘结的线184和多个系统级封装或多芯片模块555z。成型配料186可包含环氧树脂、 碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。其次，可在载体176的底面上形成图83中所示的焊料球178。然后，可进行单一化工艺，以切割载体176与成型配料 186，并将多个多芯片封装566e单一化。多芯片封装566e可通过焊料球178连接到载体， 例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。或者，图7到109中所示的芯片68可用图212L中所示的另一种类型芯片68置换， 其进一步包含绝缘插塞789，比浅沟隔离(STI) 345厚。图212A到212L显示根据本发明一个实施例的用于形成另一种类型芯片68的工艺。参看图212A，在晶片680a的半导体衬底 58上，使用例如化学气相沉积(CVD)工艺等适当工艺形成绝缘层301a。半导体衬底58可为硅-锗(SiGe)衬底、砷化镓(GaAs)衬底或硅衬底，厚度例如大于100微米，例如在100 与500微米之间，且优选在150与250微米之间或在100与300微米之间。绝缘层301a例如可为在半导体衬底58的上表面上的衬垫氧化物，具有在1与20纳米之间，且优选在1与 10纳米之间的厚度。在半导体衬底58的上表面上形成绝缘层301a之后，在绝缘层301a上形成图案化光阻层306。在图案化光阻层306中的多个开孔306a暴露出绝缘层301a的多个区域。接着，参看图212B，通过移除在开孔306a下的绝缘层301a，并蚀刻在开孔306a下的半导体衬底58，使半导体衬底58中的开孔307的深度D17例如在1与100微米之间、在 1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在 2与20微米之间，在半导体衬底58中形成多个开孔307。开孔307各自可具有例如在2与100微米之间、在2与50微米之间、在2与20微米之间、在2与10微米之间或在2与5微米之间的直径或宽度W10。接着，参看图212C，使用化学溶液移除图案化光阻层306。其次，参看图212D，在绝缘层301a上以及在开孔307的侧壁与底部上，使用例如化学气相沉积(CVD)工艺等适当工艺形成具有例如在10与250纳米之间，且优选在15与150纳米之间的厚度T27的绝缘层 567，然后在绝缘层567上和在开孔307中，使用例如化学气相沉积(CVD)工艺等适当工艺形成绝缘层456。在第一替代方案中，绝缘层567可通过使用例如化学气相沉积(CVD)等适当工艺， 在绝缘层301a上以及在开孔307的侧壁与底部上沉积厚度例如在10与250纳米之间，且优选在15与150纳米之间的氮化硅或氧氮化硅层而形成。绝缘层456可通过使用例如化学气相沉积(CVD)等适当工艺，在开孔307中和在氮化硅或氧氮化硅层上，沉积多晶硅或氧化硅层而形成。在第二替代方案中，绝缘层567可通过使用例如化学气相沉积(CVD)等适当工艺， 在绝缘层301a上以及在开孔307的侧壁与底部上沉积厚度例如在1与20纳米之间，且优选在1与10纳米之间的氧化硅层，然后使用例如化学气相沉积(CVD)等适当工艺，在氧化硅层上以及在开孔307的侧壁与底部处沉积厚度例如在10与230纳米之间，且优选在15 与140纳米之间的氮化硅或氧氮化硅层而形成。绝缘层456可通过使用例如化学气相沉积 (CVD)等适当工艺，在开孔307中以及在绝缘层567的氮化硅或氧氮化硅层上沉积多晶硅或氧化硅层而形成。接着，参看图212E，绝缘层456是通过化学-机械抛光(CMP)工艺、机械抛光工艺、 机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到在开孔307外部的绝缘层567(例如绝缘层567的氮化硅或氧氮化硅层)具有未被绝缘层456覆盖的上表面567a为止。其次，参看图212F，在绝缘层567的上表面567a上和在绝缘层456上形成图案化光阻层302。在图案化光阻层302中的多个开孔30 暴露出绝缘层567的上表面567a的多个区域。接着，参看图212G，在半导体衬底58中，通过移除在开孔30 下的绝缘层567，移除在开孔30 下的绝缘层301a，并蚀刻在开孔30 下的半导体衬底58，使半导体衬底58 中的浅沟槽303的深度DlO例如在0. 1与0. 5微米之间，且优选在0. 15与0. 4微米之间， 来形成多个浅沟槽303。浅沟槽303被用于接纳浅沟隔离(STI)。其次，参看图212H，使用化学溶液移除图案化光阻层302。接着，参看图2121，在绝缘层567的上表面567a上、在绝缘层456上和在浅沟槽303中，利用例如化学气相沉积 (CVD)工艺等适当工艺形成无机材料345。无机材料345可包含或可为氧化硅。接着，参看图212J，通过例如化学气相沉积(CVD)工艺等适当工艺移除在浅沟槽 303外部的无机材料345，然后利用化学溶液蚀刻掉在开孔307外部的绝缘层567，接着利用化学溶液蚀刻掉所有绝缘层301a。因此，绝缘层456与567仍然留在开孔307中，故称为绝缘插塞789，且无机材料345仍然留在浅沟槽303中，故称为浅沟隔离(STI)。绝缘插塞 789的绝缘层567是在绝缘插塞789的绝缘层456的侧壁与底部上，且绝缘层456的侧壁与底部被绝缘层567所覆盖。绝缘插塞789的绝缘层567例如可为在绝缘插塞789的绝缘层456的侧壁与底部上的氮化硅或氧氮化硅层，厚度例如在10与250纳米之间，且优选在15 与150纳米之间。或者，绝缘插塞789的绝缘层567可由以下构成在绝缘插塞789的绝缘层456的侧壁与底部处厚度例如在1与20纳米之间，且优选在1与10纳米之间的氧化硅层，以及在氧化硅层与绝缘层456之间以及在绝缘层456的侧壁与底部上厚度例如在10与 230纳米之间，且优选在15与140纳米之间的氮化硅或氧氮化硅层。绝缘插塞789是在开孔307中，具有例如在1与100微米之间、在1与50微米之间、在1与30微米之间、在1与 10微米之间或在1与5微米之间，且优选在2与20微米之间的深度D17，以及在2与100 微米之间、在2与50微米之间、在2与20微米之间、在2与10微米之间或在2与5微米之间的直径或宽度W10。浅沟隔离(STI) 345可包含或可为氧化硅，且在半导体衬底58中的浅沟槽303内，具有例如在0. 1与0. 5微米之间，且优选在0. 15与0. 4微米之间的深度D10。 在一个绝缘插塞789底部与浅沟隔离345底部之间的垂直距离D18可例如大于0. 1微米， 例如在1与100微米之间、在1与50微米之间、在1与25微米之间、在1与10微米之间、 在1与5微米之间或在0. 1与2微米之间。其次，参看图212K，可在半导体衬底58中和/或在其上形成多个半导体装置36， 然后可在半导体衬底58的上表面上形成多个电介质层42、44、46和48、多个通孔插塞26a 与34a、互连层34、图案化金属层26以及钝化层24。接着，参看图212L，可进行单一化工艺，以切割晶片680a的半导体衬底58，以及层 24、42、44、46和48，并将多个芯片68 (图中显示其中一者)单一化。芯片68各自包含前文所述的互连件或金属迹线35a、35b、35c和35d。由与图7中芯片68的元件所指示相同的参考编号指示的图212L中芯片68的元件具有与图7中所示芯片68的元件相同的材料与规格。图212L中所示的芯片68为图7中所示芯片68的倒转布置。或者，图33到109中所示的芯片72各自可用图212M中所示的另一种类型芯片 72a或72b置换，其进一步包含绝缘插塞789，比浅沟隔离(STI) 345厚。图212M显示根据本发明一个实施例的芯片72a与72b的横截面图。由与图33中芯片72的元件所指示相同的参考编号指示的图212M中芯片72a与72b的元件具有与图33中所示芯片72的元件相同的材料与规格。图212M中所示的芯片72a与72b为图33中所示芯片72的倒转布置。 参看图212M，芯片72a与72b各自具有半导体衬底96、绝缘插塞789、浅沟隔离(STI) 345、 半导体装置102、钝化层74、电介质层82、108、104和100、图案化金属层114、互连层106以及通孔插塞106a与114a。在半导体衬底96中的开孔307内形成绝缘插塞789，以及在半导体衬底96中的浅沟槽303内形成浅沟隔离(STI) 345的步骤可认为是如图212A到212L 中所示在半导体衬底58中的开孔307内形成绝缘插塞789，以及在半导体衬底58中的浅沟槽303内形成浅沟隔离(STI)345的步骤。浅沟槽303、开孔307、绝缘插塞789和浅沟隔离(STI) 345的规格可认为分别是图212A到212L中所示的浅沟槽303、开孔307、绝缘插塞 789和浅沟隔离(STI) 345的规格。在一种情况中，芯片72a可具有与芯片72b不同的电路设计。另外，在另一种情况中，芯片72a可具有与芯片72b相同的电路设计。或者，芯片72a可具有与芯片72b不同的面积(上表面)或大小。另外，在另一种情况中，芯片72a可具有与芯片72b相同的面积 (上表面)或大小。或者，图57到109中所示的芯片118各自可用图212N中所示的另一种类型芯片118a或11 置换，其进一步包含绝缘插塞789，比浅沟隔离(STI) 345厚。图212N显示根据本发明一个实施例的芯片118a与118b的横截面图。由与图57中芯片118的元件所指示相同的参考编号指示的图212N中芯片118a与118b的元件具有与图57中所示芯片118 的元件相同的材料与规格。图212N中所示的芯片118a与118b为图57中所示芯片118的倒转布置。参看图212N，芯片118a与118b各自具有半导体衬底124、绝缘插塞789、浅沟隔离(STI) 345、半导体装置13、钝化层21、电介质层78、28、38和40、图案化金属层19、互连层17以及通孔插塞17a与19a。在半导体衬底124中的开孔307内形成绝缘插塞789，以及在半导体衬底124中的浅沟槽303内形成浅沟隔离(STI)345的步骤可认为是如图212A 到212L中所示在半导体衬底58中的开孔307内形成绝缘插塞789，以及在半导体衬底58 中的浅沟槽303内形成浅沟隔离(STI)345的步骤。浅沟槽303、开孔307、绝缘插塞789和浅沟隔离(STI) 345的规格可认为分别是图212A到212L中所示的浅沟槽303、开孔307、绝缘插塞789和浅沟隔离(STI) 345的规格。在一种情况中，芯片118a可具有与芯片118b不同的电路设计。另外，在另一种情况中，芯片ll&i可具有与芯片118b相同的电路设计。或者，芯片118a可具有与芯片118b 不同的面积(上表面)或大小。另外，在另一种情况中，芯片life可具有与芯片118b相同的面积(上表面)或大小。图213到250显示根据本发明另一实施例的用于形成另一种系统级封装或多芯片模块的工艺。参看图213，使用层22将图212L中所示的多个芯片68和前文所述的虚拟衬底62与载体11接合，其可认为是图1到9中所示的步骤。接着参看图214，可在各芯片68的半导体衬底58的背面上、在虚拟衬底62上以及在间隙4与8中形成包封/间隙充填材料64，例如多晶硅、氧化硅或聚合物，其可认为是图 10中所示的步骤。其次，参看图215，包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62通过适当工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到芯片68中的所有绝缘插塞789 具有经暴露的底表面789s，在其上没有半导体衬底58的部分为止。如果图212J中所示绝缘插塞789的绝缘层567仅由氮化硅或氧氮化硅层构成，那么在研磨或抛光工艺期间，经暴露的底表面789s是由在绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。如果图212J中所示绝缘插塞789的绝缘层567是由氧化硅层与氮化硅或氧氮化硅层构成，那么在研磨或抛光工艺期间，在绝缘插塞789顶部处的氧化硅层被移除，且经暴露的底表面789s是由绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。因此，各芯片68的半导体衬底58可减薄到厚度Tl例如在1与100微米之间、在1 与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2 与20微米之间或在3与30微米之间。就各芯片68来说，在研磨或抛光工艺之后，绝缘插塞789与半导体衬底58可具有相同厚度Tl。优选情况是，在研磨或抛光工艺之后，芯片68 各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底62可减薄到厚度T2例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4与8中的包封/间隙充填材料64可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T3。在各芯片68背面处的半导体衬底58的经研磨或抛光表面58s，以及虚拟衬底62的经研磨或抛光表面62s可为实质上平坦，且未被包封/间隙充填材料64覆盖。经研磨或抛光的表面62s可实质上与各芯片68的经研磨或抛光表面58s，与间隙4和8中的包封/间隙充填材料64的经研磨或抛光表面64s，且与绝缘插塞789的经暴露底表面789s 共平面。在各芯片68中，在半导体衬底58的经研磨或抛光表面58s与浅沟隔离345底部之间的垂直距离D14可例如大于0. 1微米，例如在1与100微米之间、在1与50微米之间、 在1与25微米之间、在1与10微米之间、在1与5微米之间或在0. 1与2微米之间。或者，图216与217显示形成图215中所示结构的另一种技术。参看图216，在形成图213中所示结构之后，在各芯片68的半导体衬底58的背面上、在虚拟衬底62上以及在间隙4与8中形成包封/间隙充填材料64(例如多晶硅或氧化硅)，然后在包封/间隙充填材料64上以及在间隙4与8中形成聚合物65，例如聚酰亚胺、环氧树脂、苯并环丁烷 (BCB)、聚苯并噁唑(ΡΒ0)、聚苯醚(PPO)或成型配料。在间隙4与8中的包封/间隙充填材料64可具有例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间的垂直厚度T4。接着，参看图217，机械研磨工艺可例如在水存在下利用磨擦或研磨垫进行，以研磨聚合物65、包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62，直到移除所有聚合物65，且直到达到间隙4与8中的包封/间隙充填材料64的预定垂直厚度T5为止。预定垂直厚度T5可例如在10与100微米之间，且优选在10与50微米之间或在20与50微米之间。磨擦或研磨垫可具有平均颗粒大小例如在0. 5与15微米之间的粗砂粒，以便进行机械研磨工艺。在所述步骤中，各芯片68的半导体衬底58具有垂直于绝缘插塞789上的部分。然后，可例如利用抛光垫，以含有化学品的浆液与平均颗粒大小例如在 0. 02微米与0. 05微米之间的精细磨料(如二氧化硅)进行化学-机械抛光(CMP)工艺，以抛光各芯片68的半导体衬底58的背面、虚拟衬底62和在间隙4与8中的包封/间隙充填材料64，直到芯片68中的所有绝缘插塞789具有经暴露的底表面789s，在其上没有半导体衬底58的部分为止，如图215中所示。因此，在研磨或抛光工艺之后，各芯片68的半导体衬底58可减薄到厚度Tl在1与100微米之间、在1与50微米之间、在1与30微米之间、 在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。 就各芯片68来说，在研磨或抛光工艺之后，绝缘插塞789与半导体衬底58可具有相同厚度 Tl。在化学-机械抛光(CMP)工艺之后，在各芯片68背面处的半导体衬底58的经抛光表面58s，以及虚拟衬底62的经抛光表面62s可为实质上平坦，且未被包封/间隙充填材料64覆盖。经抛光的表面62s可实质上与各芯片68的经抛光表面58s，与间隙4和8中的包封/间隙充填材料64的经抛光表面64s，且与绝缘插塞789的经暴露底表面789s共平面。经抛光的表面58s、62s和64s可具有例如小于20纳米的微观粗糙度。使用极精细磨料(如二氧化硅)与相对较弱的化学药品腐蚀进行的化学-机械抛光(CMP)工艺将产生几乎不存在变形与刮痕的表面58s、62s和64s，且这意谓化学-机械抛光(CMP)工艺特别适合于最后的抛光步骤，产生干净表面58s、62s和64s。可使用机械研磨工艺与化学-机械抛光(CMP)工艺，以产生各芯片68的极薄半导体衬底10。因此，在化学-机械抛光(CMP)工艺之后，芯片68各自可减薄到厚度例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间，虚拟衬底62可减薄到厚度T2例如在3与35微米之间，且优选在5与 10微米之间或在5与25微米之间，且间隙4与8中的包封/间隙充填材料64可减薄到厚度T3例如在3与35微米之间，且优选在5与10微米之间或在5与25微米之间。参看图218，在形成图215中所示结构之后，在各芯片68的半导体衬底58的表面 58s上、在虚拟衬底62的表面6 上、在芯片68中的绝缘插塞789的经暴露底表面789s 上，以及在包封/间隙充填材料64的表面6如上形成图14中所示的电介质层60。接着，参看图219，在芯片68中和在虚拟衬底62中形成多个穿透通孔170v (包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片 68的层沈与34，其可认为是图15中所示的步骤，但在此实施例中，在芯片68中形成穿透通孔170v (例如通孔170b到170f)包含蚀刻穿过芯片68中的绝缘插塞789。在芯片68中的绝缘插塞789被芯片68的半导体衬底58包围。在芯片68中的穿透通孔170v穿过芯片 68中的绝缘插塞789，且被其包围，并暴露出绝缘插塞789的内壁。举例来说，在一个芯片 68中的穿透通孔170b、170c、170d、170e和170f各自穿过一个芯片68中的一个绝缘插塞 789的绝缘层456与567，且被其包围，暴露出所述一个绝缘插塞789的内壁，且暴露出所述一个绝缘插塞789由层567包围的绝缘层456。穿透通孔170v，例如穿透通孔170a、170b、 170c、170d、170e或170f，各自可具有例如在0. 5与100微米之间、在0. 5与50微米之间、在 0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间， 且优选在1与3微米之间的宽度或直径。关于穿透通孔170v (例如穿透通孔170a到170f) 的更详细说明，请参看图15中的图解。如图219中所示，由电介质或绝缘层20、胶合层或氧化硅层22，以及一个芯片68 的层M、42和44提供的支撑物801是在载体11的导电层18与由穿透通孔170e暴露的互连层34中的互连件或金属迹线3 之间，以达到支撑暴露的互连件或金属迹线35a的目的。支撑物801可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图220为显示如图219中所示的穿透通孔170e、包围穿透通孔170e的绝缘插塞 789和互连件或金属迹线35a的示意性俯视透视图的第一实例。图220中所示的示意性俯视透视图类似于图16中所示的示意性俯视透视图，但图220中所示的穿透通孔170e是在一个芯片68中的一个绝缘插塞789内形成。关于如图219与220中所示的穿透通孔170e 与互连件或金属迹线35a的更详细说明，请参看图15与16中的图解。图221为显示如图219中所示的穿透通孔170e、包围穿透通孔170e的绝缘插塞 789和互连件或金属迹线35a的示意性俯视透视图的第二实例。图221中所示的示意性俯视透视图类似于图17中所示的示意性俯视透视图，但图221中所示的穿透通孔170e是在一个芯片68中的一个绝缘插塞789内形成。关于如图219与221中所示的穿透通孔170e 与互连件或金属迹线35a的更详细说明，请参看图15与17中的图解。图222为显示如图219中所示的穿透通孔170e、包围穿透通孔170e的绝缘插塞 789和互连件或金属迹线35a的示意性俯视透视图的第三实例。图222中所示的示意性俯视透视图类似于图18中所示的示意性俯视透视图，但图222中所示的穿透通孔170e是在一个芯片68中的一个绝缘插塞789内形成。关于如图219与222中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图15与18中的图解。图223为显示如图219中所示的穿透通孔170e、包围穿透通孔170e的绝缘插塞 789和互连件或金属迹线35a的示意性俯视透视图的第四实例。图223中所示的示意性俯视透视图类似于图16A中所示的示意性俯视透视图，但图223中所示的穿透通孔170e是在一个芯片68中的一个绝缘插塞789内形成。关于如图223中所示的穿透通孔170e与互连件或金属迹线35a的更详细说明，请参看图16A中的图解。参看图224，在形成图219中所示结构之后，在电介质层60中形成多个沟槽60t。 电介质层60中的沟槽60t具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的深度D3。在沟槽60t下的电介质层60具有例如在0. 1与5微米之间，且优选在0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T6。 图224中所示在电介质层60中形成沟槽60t的步骤可认为是如图153到155中所示在电介质层60中形成沟槽60t的步骤。在电介质层60中形成的沟槽60t被用于提供一些空间， 以在其中形成芯片间互连与芯片内互连。另外，图156可为显示图224中所示的沟槽60t 与穿透通孔170v的示意性俯视透视图的实例，且图224也可为沿图156中所示D-D线切割的横截面图。或者，在芯片68中和在虚拟衬底62中形成图219中所示的穿透通孔170v之前，可在电介质层60中形成图224中所示的沟槽60t。具体说来，在如图218中所示的表面58s、 62s,64s和789s上形成电介质层60之后，在电介质层60中形成图224中所示的沟槽60t， 然后在芯片68中和在虚拟衬底62中形成图219中所示的穿透通孔170v，暴露出载体11的导电层18，且暴露出芯片68的层26与34。或者，参看图225，如图224中所示的电介质层60、沟槽60t和穿透通孔170v可通过以下步骤形成。在形成图215中所示结构之后，如图215中所示在各芯片68的半导体衬底58的表面58s上、在虚拟衬底62的表面62s上、在芯片68中的绝缘插塞789的经暴露底表面789s上和在包封/间隙充填材料64的表面64s上形成绝缘层60a，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2与 1. 5微米之间或在0. 15与2微米之间的厚度Cl。接着，在绝缘层60a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层60b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。其次，可采用曝光工艺与显影工艺，以在聚合物层60b中形成沟槽60t， 暴露出绝缘层60a。可使用IX步进器或IX接触式对准器在曝光工艺期间，使聚合物层60b 曝光。其次，使聚合物层60b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250 摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层60b具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C2。接着，在由沟槽60t暴露的绝缘层60a上和在聚合物层60b上形成光阻层，且在光阻层中的多个开孔暴露出在沟槽60t底部处的绝缘层60a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层60a。接着，蚀刻掉在光阻层中开孔下的虚拟衬底62以及在光阻层中开孔下的芯片68，直到光阻层中的开孔暴露出芯片68 中的层26与34的预定区域，以及载体11中的导电层18的预定区域为止。其次，利用例如有机化学品移除光阻层。因此，在芯片68中和在虚拟衬底62中形成穿透通孔170v (包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片 68的层沈与34。图225中所示的穿透通孔170v与支撑物801的规格可认为分别是图219 到223中所示的穿透通孔170v与支撑物801的规格。因此，使用上文所述的步骤，上文所述的电介质层60也可具有绝缘层60a和在绝缘层60a上的聚合物层60b。在聚合物层60b中的沟槽60t暴露出绝缘层60a，且被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。在沟槽60t下形成穿透通孔170v。 另外，图156可为显示图225中所示的沟槽60t与穿透通孔170v的示意性俯视透视图的实例，且图225也可为沿图156中所示D-D线切割的横截面图。参看图226，在形成图2M或图225中所示结构之后，在由穿透通孔170v暴露的层18 J6和34上、在穿透通孔170v的侧壁上、在沟槽60t的侧壁与底部上(或在聚合物层 60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在绝缘插塞789 由穿透通孔170v暴露的内壁上以及在支撑物801上的互连件或金属迹线3 上形成粘附 /势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层52可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。接着，在粘附/势垒层52上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间的厚度。其次，在种子层54上，使用例如电镀工艺等适当工艺形成导电层56。图 226中所示的粘附/势垒层52、种子层M和导电层56的规格可认为分别是如图25中所示的粘附/势垒层52、种子层M和导电层56的规格。接着，参看图227，层52、讨和56利用例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到电介质层60具有经暴露的上表面60s，在其上没有层5254和56的部分为止，并将在沟槽60t外部的层52,54和56移除。因此，电介质层60的经暴露上表面60s可实质上与沟槽60t中的导电层56的经研磨或抛光表面56s共平面，且表面56s与60s可为实质上平坦。粘附/势垒层52与种子层M是在沟槽60t中的导电层56的侧壁与底部处，且在沟槽60t中的导电层56的侧壁与底部被粘附/势垒层52与种子层M所覆盖。如果电介质层60、沟槽60t和穿透通孔170v是如图218到224中所示形成，那么在层5254和56被研磨或抛光之后，电介质层60在经暴露上表面60s与表面58s或6 之间具有例如在1与10微米之间，且优选在1与3微米之间的厚度。或者，如果由层60a与 60b构成的电介质层60、沟槽60t和穿透通孔170v是如图225中所示形成，那么在层52、54 和56被研磨或抛光之后，电介质层60的聚合物层60b在聚合物层60b的经暴露上表面60s 与绝缘层60a的上表面之间具有例如在1与50微米之间，且优选在2与30微米之间或在 5与25微米之间的厚度。在第一替代方案中，在研磨或抛光层5254和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在芯片68中的绝缘插塞789的内壁上、在穿透通孔170V底部处的层18 J6和34上，以及在支撑物801上的互连件或金属迹线 35a上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5 微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上、在沟槽60t中和在穿透通孔170v中铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间， 且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t 中和在穿透通孔170v中的电镀铜层。如果电介质层60、沟槽60t和穿透通孔170v是如图 218到224中所示形成，那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽60t和穿透通孔170v是如图225中所示形成，那么在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层5254和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在芯片68中的绝缘插塞789的内壁上、在穿透通孔170v底部处的层18 J6和34上，以及在支撑物801上的互连件或金属迹线 35a上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钽层上、在沟槽60t中和在穿透通孔170v 中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80 纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的电镀铜层。如果电介质层60、沟槽60t和穿透通孔170v是如图218到224 中所示形成，那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3 与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽60t和穿透通孔170v是如图225中所示形成，那么在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层5254和56之后，粘附/势垒层52可为在沟槽60t的侧壁与底部上(或在聚合物层60b中的沟槽60t的侧壁上和在沟槽60t底部处的绝缘层60a的上表面上)、在穿透通孔170v的侧壁上、在芯片68中的绝缘插塞789的内壁上、在穿透通孔170v底部处的层18 J6和34上，以及在支撑物801上的互连件或金属迹线 3 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1 与0. 2微米之间。种子层M可为在含铬层上、在沟槽60t中和在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的电镀铜层。如果电介质层60、沟槽60t和穿透通孔170v是如图218到224中所示形成， 那么在沟槽60t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层60a与60b构成的电介质层60、沟槽 60t和穿透通孔170v是如图225中所示形成，那么在沟槽60t中的经电镀铜层具有例如在 1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在研磨或抛光层52、M和56之后，在沟槽60t中的层52、M和56构成沟槽60t中的多个金属互连件(或镶嵌金属迹线)1，包含金属互连件(或镶嵌金属迹线)Ia与lb。在穿透通孔170v中的层52、54和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p， 包含分别在穿透通孔170a、170b、170c、170d、170e和170f中的金属插塞(或金属通孔)5a、 5b、5c、5d、5e和5f。金属插塞5a是在虚拟衬底62中形成，且金属插塞5b、5c、5d、5e和5f 是在同一芯片68中形成。在芯片68中和在虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18 的多个接触点。在沟槽60t中的金属互连件1，例如Ia与lb，可具有例如在0. 1与5微米之间，且优选在1与3微米之间的厚度。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线35a可在金属插塞5e低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中的金属插塞5p各自穿过芯片68中的一个绝缘插塞789，接触所述一个绝缘插塞789的内壁，且被所述一个绝缘插塞789由绝缘层567包围的绝缘层456包围。 举例来说，在一个芯片68中的金属插塞5b、5c、5d、5e和5f各自穿过一个芯片68中的一个绝缘插塞789，接触所述一个绝缘插塞789的内壁，且被所述一个绝缘插塞789由绝缘层 567包围的绝缘层456包围。关于图227中所示的金属插塞5p(包含金属插塞5a到5f)与金属互连件1(包含金属互连件Ia与lb)的更详细说明，请参看图26中的图解。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图228，在形成图227中所示结构之后，在导电层56的经研磨或抛光表面56s 上以及在电介质层60的经暴露上表面60s上形成图27中所示的绝缘或电介质层66。接着，将多个芯片72 (其各自类似于图212M中所示的芯片72a或72b)和前文所述的虚拟衬底165放置于层116上，其可认为是图28到35中所示的步骤。在此实施例中，将芯片72 与虚拟衬底165放置在绝缘或电介质层66上的布置可认为是如图34或35中所示将芯片 72与虚拟衬底165放置在绝缘或电介质层66上的布置。接着，参看图229，在各芯片72的半导体衬底96的背面上、在虚拟衬底165上以及在间隙4a与8a中形成包封/间隙充填材料98。其次，包封/间隙充填材料98、各芯片 72的半导体衬底96的背面和虚拟衬底165通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械研磨与化学-机械抛光的工艺进行研磨或抛光，直到芯片72中的所有绝缘插塞789具有经暴露的底表面789t，在其上没有半导体衬底96的部分为止。图229中所示形成包封/间隙充填材料98，以及研磨或抛光包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165的步骤可认为是如图214 到217中所示形成包封/间隙充填材料64，以及研磨或抛光包封/间隙充填材料64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。包封/间隙充填材料98可为多晶硅、 氧化硅或聚合物。如果绝缘插塞789的绝缘层567仅由氮化硅或氧氮化硅层构成，那么在研磨或抛光工艺期间，经暴露的底表面789t是由在绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。又如果绝缘插塞789的绝缘层567是由氧化硅层与氮化硅或氧氮化硅层构成， 那么在研磨或抛光工艺期间，在绝缘插塞789顶部处的氧化硅层被移除，且经暴露的底表面789t是由在绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。因此，各芯片72的半导体衬底96可减薄到厚度T8例如在1与100微米之间、在 1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。就各芯片72来说，在研磨或抛光工艺之后，绝缘插塞789与半导体衬底96可具有相同厚度T8。优选情况是，在研磨或抛光工艺之后，芯片 72各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底165可减薄到厚度T9例如在3与100微米之间， 且优选在3与30微米之间或在5与25微米之间，且留在间隙如与8a中的包封/间隙充填材料98可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T10。在各芯片72背面处的半导体衬底96的经研磨或抛光表面96s以及虚拟衬底165的经研磨或抛光表面16 可为实质上平坦，且未被包封/间隙充填材料98覆盖。 经研磨或抛光的表面16 可实质上与各芯片72的经研磨或抛光表面96s，与间隙如与8a 中的包封/间隙充填材料98的经研磨或抛光表面98s，且与芯片72中的绝缘插塞789的经暴露底表面789t共平面。在各芯片72中，在半导体衬底96的表面96s与浅沟隔离345底部之间的垂直距离D15可例如大于0. 1微米，例如在1与100微米之间、在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5微米之间或在0. 1与2微米之间。参看图230，在形成图2 中所示结构之后，在各芯片72的半导体衬底96的表面 96s上、在虚拟衬底165的表面16 上、在芯片72中的绝缘插塞789的经暴露底表面789t 上和在包封/间隙充填材料98的表面98s上形成图40中所示的电介质层88。接着，参看图231，在芯片72中和在虚拟衬底165中形成多个穿透通孔164v (包含穿透通孔164a、164b、164c、164d和164e)，暴露出金属互连件1的导电层56，且暴露出芯片 72的层114与106，其可认为是图41中所示的步骤，但在此实施例中，在芯片72中形成穿透通孔164v (例如通孔164b到164e)包含蚀刻穿过芯片72中的绝缘插塞789。在芯片72 中的绝缘插塞789被芯片72的半导体衬底96包围。在芯片72中的穿透通孔164v穿过芯片72中的绝缘插塞789且被其包围，并暴露出绝缘插塞789的内壁。举例来说，在左边的一个芯片72中的穿透通孔164b穿过左边的一个芯片72中的一个绝缘插塞789且被其包围，暴露出一个绝缘插塞789的内壁，并暴露出一个绝缘插塞789由绝缘层567包围的绝缘层456。在左边的一个芯片72中的穿透通孔16 穿过左边的一个芯片72中的另一绝缘插塞789且被其包围，暴露出另一绝缘插塞789的内壁，并暴露出另一个绝缘插塞789的绝缘层567。在中间的一个芯片72中的穿透通孔164d穿过中间的一个芯片72中的一个绝缘插塞789且被其包围，暴露出一个绝缘插塞789的内壁，并暴露出一个绝缘插塞789由绝缘层 567包围的绝缘层456。在中间的一个芯片72中的穿透通孔16 穿过中间的一个芯片72 中的另一绝缘插塞789且被其包围，暴露出另一个绝缘插塞789的内壁，并暴露出另一绝缘插塞789的绝缘层567。穿透通孔164v，例如穿透通孔164a、164b、164c、164d或16 ，各自具有例如在0. 5 与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在 0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。关于穿透通孔164v(例如穿透通孔16 到164e)的更详细说明，请参看图41中的图解。如图231中所示，由绝缘或电介质层66、层116以及中间的一个芯片72的层74、 82和108所提供的支撑物802是在金属互连件Ib的导电层56与由穿透通孔16 暴露的互连层106中的互连件或金属迹线5 之间，以达到支撑暴露的互连件或金属迹线55a的目的。支撑物802可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图232为显示如图231中所示的穿透通孔164e、包围穿透通孔164e的绝缘插塞 789和互连件或金属迹线55a的示意性俯视透视图的第一实例。图232中所示的示意性俯视透视图类似于图42中所示的示意性俯视透视图，但图232中所示的穿透通孔164e是在中间的一个芯片72中的一个绝缘插塞789内形成。关于如图231与232中所示的穿透通孔164e与互连件或金属迹线55a的更详细说明，请参看图41与42中的图解。图233为显示如图231中所示的穿透通孔164e、包围穿透通孔164e的绝缘插塞 789和互连件或金属迹线55a的示意性俯视透视图的第二实例。图233中所示的示意性俯视透视图类似于图43中所示的示意性俯视透视图，但图233中所示的穿透通孔164e是在中间的一个芯片72中的一个绝缘插塞789内形成。关于如图231与233中所示的穿透通孔164e与互连件或金属迹线55a的更详细说明，请参看图41与43中的图解。图234为显示如图231中所示的穿透通孔164e、包围穿透通孔164e的绝缘插塞 789和互连件或金属迹线55a的示意性俯视透视图的第三实例。图234中所示的示意性俯视透视图类似于图44中所示的示意性俯视透视图，但图234中所示的穿透通孔164e是在中间的一个芯片72中的一个绝缘插塞789内形成。关于如图231与234中所示的穿透通孔164e与互连件或金属迹线55a的更详细说明，请参看图41与44中的图解。图235为显示如图231中所示的穿透通孔164e、包围穿透通孔164e的绝缘插塞 789和互连件或金属迹线55a的示意性俯视透视图的第四实例。图235中所示的示意性俯视透视图类似于图42A中所示的示意性俯视透视图，但图235中所示的穿透通孔164e是在中间的一个芯片72中的一个绝缘插塞789内形成。关于如图235中所示的穿透通孔164e 与互连件或金属迹线55a的更详细说明，请参看图42A中的图解。参看图236，在形成图231中所示结构之后，在电介质层88中形成多个沟槽88t。 在电介质层88中的沟槽88t具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的深度D6。在沟槽88t下的电介质层88具有例如在0. 1与5微米之间，且优选在0. 3与 5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T13。图236中所示在电介质层88中形成沟槽88t的步骤可认为是如图153到图155中所示在电介质层60中形成沟槽60t的步骤。在电介质层88中所形成的沟槽88t被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。另外，图168可为显示图236中所示的沟槽88t与穿透通孔164v的示意性俯视透视图的实例，且图236也可为沿图168中所示 H-H线切割的横截面图。或者，在芯片72中和在虚拟衬底165中形成图231中所示的穿透通孔164v之前， 可在电介质层88中形成图236中所示的沟槽88t。具体说来，在如图230中所示的表面 96s、98s、165s和789t上形成电介质层88之后，首先在电介质层88中形成图236中所示的沟槽88t，然后在芯片72中和在虚拟衬底165中形成图231中所示的穿透通孔164v，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106。或者，参看图237，如图236中所示的电介质层88、沟槽88t与穿透通孔164v可通过以下步骤形成。在形成图229中所示结构之后，在如图229中所示各芯片72的半导体衬底96的表面96s上、在虚拟衬底165的表面16 上、在芯片72中的绝缘插塞789的经暴露底表面789t上和在包封/间隙充填材料98的表面98s上形成绝缘层88a，例如氧化硅、 氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2 与1. 5微米之间或在0. 15与2微米之间的厚度C3。接着，在绝缘层88a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层88b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。其次，可采用曝光工艺与显影工艺，在聚合物层88b中形成沟槽88t，暴露出绝缘层88a。可使用IX步进器或IX接触式对准器以在曝光工艺期间，使聚合物层88b 曝光。接着，使聚合物层88b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250 摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层88b具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C4。接着，在由沟槽88t暴露的绝缘层88a上和在聚合物层88b上形成光阻层，且在光阻层中的多个开孔暴露出在沟槽88t底部处的绝缘层88a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层88a。接着，蚀刻掉在光阻层中开孔下的虚拟衬底165和在光阻层中开孔下的芯片72，直到光阻层中的开孔暴露出在芯片72中的层106与114的预定区域以及金属互连件1的导电层56的预定区域为止。其次，利用例如有机化学品移除光阻层。因此，在芯片72中和在虚拟衬底165中形成穿透通孔164v(包含穿透通孔164a、164b、164c、164d和164e)，暴露出金属互连件1的导电层56，且暴露出芯片72的层106与114。图237中所示的穿透通孔164v与支撑物802的规格可认为分别是图231到235中所示的穿透通孔164v与支撑物802的规格。因此，使用上文所述的步骤，上文所述的电介质层88也可具有绝缘层88a和在绝缘层88a上的聚合物层88b。在聚合物层88b中的沟槽88t暴露出绝缘层88a，且被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。穿透通孔164v是在沟槽88t下形成。 另外，图168可为显示图237中所示的沟槽88t与穿透通孔164v的示意性俯视透视图的实例，且图237也可为沿图168中所示H-H线切割的横截面图。参看图238，在形成图236或237中所示结构之后，在沟槽88t中形成多个金属互连件(或镶嵌金属迹线)2，包含金属互连件(或镶嵌金属迹线)加与2b，且在穿透通孔 164v中形成多个金属插塞(或金属通孔)6p。金属插塞6p包含分别在穿透通孔164a、164b、 164c、164d和16 中的金属插塞(或金属通孔)6a、m3、6c、6d和6e。金属插塞6a是在虚拟衬底165中形成。金属插塞6b与6c是在左边的一个芯片72中形成，且金属插塞6d与 6e是在中间的一个芯片72中形成。支撑物802以及在支撑物802上的互连层106中的互连件或金属迹线5 可在金属插塞6e低于互连层106的上表面所在水平位置的两个部分之间。在沟槽88t中的金属互连件2和在穿透通孔164v中的金属插塞6p可通过以下步骤形成。首先，在由穿透通孔164v暴露的层56、106和114上、在穿透通孔164v的侧壁上、 在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在绝缘插塞789由穿透通孔164v暴露的内壁上，以及在支撑物802上的互连件或金属迹线5 上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图51中所示的粘附/势垒层92。接着，在粘附/势垒层92上、在穿透通孔164v中和在沟槽88t中，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图51中所示的种子层94。其次，在种子层94上、在穿透通孔164v中和在沟槽88t中，利用例如电镀工艺等适当工艺形成图51中所示的导电层86。接着，层92、94和86利用例如化学-机械抛光 (CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到电介质层88具有经暴露的上表面88s，在其上没有层92、94和86的部分为止， 并将在沟槽88t外部的层92、94和86移除。因此，在沟槽88t中的层92、94和86构成沟槽88t中的金属互连件2，包含金属互连件2a与2b。在穿透通孔164v中的层92、94和86 构成穿透通孔164v中的金属插塞6p，包含分别在穿透通孔164a、164b、164c、164d和164e 中的金属插塞6a、6b、6c、6d和6e。粘附/势垒层92与种子层94是在沟槽88t中的导电层 86的侧壁与底部处，且在沟槽88t中的导电层86的侧壁与底部被粘附/势垒层92与种子层94所覆盖。在第一替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v 的侧壁上、在芯片72中的绝缘插塞789的内壁上以及在支撑物802上的互连件或金属迹线 55a上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5 微米之间，且优选在0. 1与0.2微米之间。种子层94可为在含钛层上、在沟槽88t中和在穿透通孔164v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间， 且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t 中以及在穿透通孔164v中的电镀铜层。如果电介质层88、沟槽88t和穿透通孔164v是如图230到236中所示形成，那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间， 且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层88a与88b 构成的电介质层88、沟槽88t和穿透通孔164v是如图237中所示形成，那么在沟槽88t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v 的侧壁上、在芯片72中的绝缘插塞789的内壁上以及在支撑物802上的互连件或金属迹线 55a上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层94可为在含钽层上、在沟槽88t中和在穿透通孔164v 中的铜或钛_铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中以及在穿透通孔164v中的电镀铜层。如果电介质层88、沟槽88t和穿透通孔164v是如图230到236 中所示形成，那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0.3 与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽88t和穿透通孔164v是如图237中所示形成，那么在沟槽88t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层92、94和86之后，粘附/势垒层92可为在沟槽88t的侧壁与底部上(或在聚合物层88b中的沟槽88t的侧壁上和在沟槽88t底部处的绝缘层88a的上表面上)、在穿透通孔164v底部处的层56、106和114上、在穿透通孔164v 的侧壁上、在芯片72中的绝缘插塞789的内壁上以及在支撑物802上的互连件或金属迹线 5 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1 与0. 2微米之间。种子层94可为在含铬层上、在沟槽88t中和在穿透通孔164v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间。导电层86可为在铜或钛-铜合金单层上、在沟槽88t中和在穿透通孔164v中的电镀铜层。如果电介质层88、沟槽88t和穿透通孔164v是如图230到236中所示形成， 那么在沟槽88t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽 88t和穿透通孔164v是如图237中所示形成，那么在沟槽88t中的经电镀铜层具有例如在 1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。电介质层88的经暴露上表面88s可实质上与沟槽88t中的导电层86的经研磨或抛光表面86s共平面，且表面86s与88s可为实质上平坦。如果电介质层88、沟槽88t和穿透通孔164v是如图230到236中所示形成，那么在层92、94和86被研磨或抛光之后，电介质层88在经暴露上表面88s与表面96s或16 之间可具有例如在1与10微米之间，且优选在1与3微米之间的厚度。或者，如果由层88a与88b构成的电介质层88、沟槽88t和穿透通孔164v是如图237中所示形成，那么在研磨或抛光层92、94和86之后，电介质层88 的聚合物层88b在聚合物层88b的经暴露上表面88s与绝缘层88a的上表面之间可具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。 在芯片72中的金属插塞6p各自穿过芯片72中的一个绝缘插塞789，且被其包围， 并接触所述一个绝缘插塞789的内壁。举例来说，在左边的一个芯片72中的金属插塞6b穿过左边的一个芯片72中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁，且接触所述一个绝缘插塞789由绝缘层567包围的绝缘层456。在左边的一个芯片72 中的金属插塞6c穿过左边的一个芯片72中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层567。在中间的一个芯片72中的金属插塞6d穿过中间的一个芯片72中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁，且接触所述一个绝缘插塞789由绝缘层567包围的绝缘层456。在中间的一个芯片72中的金属插塞6e穿过中间的一个芯片72中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789 的绝缘层567。关于图238中所示的金属插塞6p(包含金属插塞6a到6e)与金属互连件 2(包含金属互连件加与213)的更详细说明，请参看图52中的图解。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图239，在形成图238中所示结构之后，在导电层86的经研磨或抛光表面86s 上，以及在电介质层88的经暴露上表面88s上形成图53中所示的绝缘或电介质层120。接着，将多个芯片118(其各自类似于图212N中所示的芯片118a或118b)以及前文所述的虚拟衬底158放置于层140上，其可认为是图54到59中所示的步骤。在此实施例中，将芯片 118与虚拟衬底158放置在绝缘或电介质层120上的布置可认为是如图58或59中所示将芯片118与虚拟衬底158放置在绝缘或电介质层120上的布置。接着，参看图240，在各芯片118的半导体衬底124的背面上、在虚拟衬底158上以及在间隙4b与8b中形成包封/间隙充填材料138。其次，包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械研磨与化学-机械抛光的工艺进行研磨或抛光，直到芯片118中的所有绝缘插塞789具有经暴露的底表面789u，在其上没有半导体衬底124的部分为止。图240中所示形成包封/间隙充填材料138，以及研磨或抛光包封 /间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158的步骤可认为是如图214到217中所示形成包封/间隙充填材料64，以及研磨或抛光包封/间隙充填材料 64、各芯片68的半导体衬底58的背面和虚拟衬底62的步骤。包封/间隙充填材料138可为多晶硅、氧化硅或聚合物。如果绝缘插塞789的绝缘层567仅由氮化硅或氧氮化硅层构成，那么在研磨或抛光工艺期间，经暴露的底表面789u是由在绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。又如果绝缘插塞789的绝缘层567是由氧化硅层与氮化硅或氧氮化硅层构成，那么在研磨或抛光工艺期间，在绝缘插塞789顶部处的氧化硅层被移除，且经暴露的底表面789u是由在绝缘插塞789顶部处的氮化硅或氧氮化硅层提供。因此，各芯片118的半导体衬底124可减薄到厚度T15例如在1与100微米之间、 在1与50微米之间、在1与30微米之间、在1与10微米之间或在1与5微米之间，且优选在2与20微米之间或在3与30微米之间。就各芯片118来说，在研磨或抛光工艺之后，绝缘插塞789与半导体衬底124可具有相同厚度T15。优选情况是，在研磨或抛光工艺之后， 芯片118各自可具有例如在3与105微米之间，且优选在3与30微米之间或在5与25微米之间的厚度。在研磨或抛光工艺之后，虚拟衬底158可减薄到厚度T16例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间，且留在间隙4b与8b中的包封/间隙充填材料138可具有例如在3与100微米之间，且优选在3与30微米之间或在5与25微米之间的垂直厚度T17。在各芯片118背面处的半导体衬底124的经研磨或抛光表面124s， 以及虚拟衬底158的经研磨或抛光表面158s可为实质上平坦，且未被包封/间隙充填材料 138覆盖。经研磨或抛光的表面158s可实质上与各芯片118的经研磨或抛光表面124s，与间隙4b与8b中的包封/间隙充填材料138的经研磨或抛光表面138s，且与芯片118中的绝缘插塞789的经暴露底表面789u共平面。在各芯片118中，在半导体衬底124的经研磨或抛光表面124s与浅沟隔离345底部之间的垂直距离D16可例如大于0. 1微米，例如在1 与100微米之间、在1与50微米之间、在1与25微米之间、在1与10微米之间、在1与5 微米之间或在0. 1与2微米之间。参看图241，在形成图240中所示结构之后，在各芯片118的半导体衬底124的表面124s上、在虚拟衬底158的表面158s上、在芯片118中的绝缘插塞789的经暴露底表面 789u上以及在包封/间隙充填材料138的表面138s上形成图64中所示的电介质层139。接着，参看图242，在芯片118中和在虚拟衬底158中形成多个穿透通孔156v (包含穿透通孔156a、156b、156c、156d、156e和156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19，其可认为是图65中所示的步骤，但在此实施例中，在芯片118 中形成穿透通孔156v(例如通孔156b到156f)包含蚀刻穿过芯片118中的绝缘插塞789。 在芯片118中的绝缘插塞789被芯片118的半导体衬底1 包围。在芯片118中的穿透通孔156v穿过芯片118中的绝缘插塞789，且被其包围，并暴露出绝缘插塞789的内壁。举例来说，在左边的一个芯片118中的穿透通孔156b穿过左边的一个芯片118中的一个绝缘插塞789，且被其包围，暴露出所述一个绝缘插塞789的内壁，且暴露出所述一个绝缘插塞789 的绝缘层567。在左边的一个芯片118中的穿透通孔156c穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，暴露出所述另一个绝缘插塞789的内壁，且暴露出所述另一个绝缘插塞789由绝缘层567包围的绝缘层456。在左边的一个芯片118中的穿透通孔 156d穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，暴露出所述另一个绝缘插塞789的内壁，且暴露出所述另一个绝缘插塞789的绝缘层567以及由所述层567包围的绝缘层456。在中间的一个芯片118中的穿透通孔156e穿过中间的一个芯片118中的一个绝缘插塞789，且被其包围，暴露出所述一个绝缘插塞789的内壁，且暴露出所述一个绝缘插塞789由绝缘层567包围的绝缘层456。在中间的一个芯片118中的穿透通孔156f 穿过中间的一个芯片118中的另一个绝缘插塞789，且被其包围，暴露出所述另一个绝缘插塞789的内壁，且暴露出所述另一个绝缘插塞789的绝缘层567以及由所述层567包围的绝缘层456。穿透通孔156v，例如穿透通孔156a、156b、156c、156d、156e或156f，各自具有例如在0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的宽度或直径。 关于穿透通孔156v(例如穿透通孔156a到156f)的更详细说明，请参看图65中的图解。如图M2中所示，由绝缘或电介质层120、层140，以及中间的一个芯片118的层 21,78和28所提供的支撑物803是在金属互连件2b的导电层86与由穿透通孔156e暴露的互连层17中的互连件或金属迹线7 之间，以达到支撑暴露的互连件或金属迹线75a的目的。支撑物803可具有例如在0. 5与10微米之间，且优选在1与5微米之间的高度，和例如在0. 3与30微米之间，且优选在0. 3与10微米、0. 3与5微米之间或在0. 3与1微米之间的宽度。图243为显示如图M2中所示在中间的一个芯片118中的穿透通孔156e、包围穿透通孔156e的绝缘插塞789和互连件或金属迹线7 的示意性俯视透视图的第一实例。图 243中所示的示意性俯视透视图类似于图66中所示的示意性俯视透视图，但图243中所示的穿透通孔156e是在中间的一个芯片118中的一个绝缘插塞789内形成。关于如图M2 与M3中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与66 中的图解。图244为显示如图242中所示的穿透通孔156e、包围穿透通孔156e的绝缘插塞 789和互连件或金属迹线75a的示意性俯视透视图的第二实例。图M4中所示的示意性俯视透视图类似于图67中所示的示意性俯视透视图，但图M4中所示的穿透通孔156e是在中间的一个芯片118中的一个绝缘插塞789内形成。关于如图242与244中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与67中的图解。图245为显示如图242中所示的穿透通孔156e、包围穿透通孔156e的绝缘插塞789和互连件或金属迹线75a的示意性俯视透视图的第三实例。图245中所示的示意性俯视透视图类似于图68中所示的示意性俯视透视图，但图M5中所示的穿透通孔156e是在中间的一个芯片118中的一个绝缘插塞789内形成。关于如图242与M5中所示的穿透通孔156e与互连件或金属迹线75a的更详细说明，请参看图65与68中的图解。图246为显示如图242中所示的穿透通孔156e、包围穿透通孔156e的绝缘插塞 789和互连件或金属迹线75a的示意性俯视透视图的第四实例。图M6中所示的示意性俯视透视图类似于图66A中所示的示意性俯视透视图，但图246中所示的穿透通孔156e是在中间的一个芯片118中的一个绝缘插塞789内形成。关于如图246中所示的穿透通孔156e 与互连件或金属迹线75a的更详细说明，请参看图66A中的图解。参看图M7，在形成图242中所示结构之后，在电介质层139中形成多个沟槽 139t。在电介质层139中的沟槽139t具有例如在0. 1与5微米之间，且优选在0. 5与3微米之间的深度D9。在沟槽139t下的电介质层139具有例如在0. 1与5微米之间，且优选在 0. 3与5微米之间、在0. 5与2微米之间、在0. 1与3微米之间或在0. 2与1. 5微米之间的剩余厚度T20。在电介质层139中形成沟槽139t的步骤可认为是如图153到155中所示在电介质层60中形成沟槽60t的步骤。在电介质层139中形成的沟槽139t被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。另外，图179可为显示图M7中所示的沟槽 139t与穿透通孔156v的示意性俯视透视图的实例，且图247也可为沿图179中所示K-K线切割的横截面图。或者，在芯片118与虚拟衬底158中形成图242中所示的穿透通孔156v之前，可在电介质层139中形成图247中所示的沟槽139t。具体说来，在如图241中所示的表面12如、 138s、158s和789u上形成电介质层139之后，在电介质层139中形成图247中所示的沟槽 139t，然后在芯片118中和在虚拟衬底158中形成图242中所示的穿透通孔156v，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19。或者，参看图M8，如图247中所示的电介质层139、沟槽139t和穿透通孔156v可通过以下步骤形成。在形成图MO中所示结构之后，在如图MO中所示各芯片118的半导体衬底124的表面12如上、在虚拟衬底158的表面158s上、在芯片118中的绝缘插塞789 的经暴露底表面789u上以及在包封/间隙充填材料138的表面138s上形成绝缘层139a， 例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间， 且优选在0. 2与1. 5微米之间或在0. 15与2微米之间的厚度C5。接着，在绝缘层139a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层139b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。其次，可采用曝光工艺与显影工艺，以在聚合物层139b中形成沟槽139t， 暴露出绝缘层139a。可使用IX步进器或IX接触式对准器以在曝光工艺期间，使聚合物层 139b曝光。接着，使聚合物层139b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层139b具有例如在1 与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度C6。接着，在由沟槽139t暴露的绝缘层139a上以及在聚合物层139b上形成光阻层， 且在光阻层中的多个开孔暴露出在沟槽139t底部处的绝缘层139a。其次，使用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层139a。接着，蚀刻掉在光阻层中开孔下的虚拟衬底158和在光阻层中开孔下的芯片118，直到光阻层中的开孔暴露出芯片118中的层17与19的预定区域，以及金属互连件2的导电层86的预定区域为止。 其次，利用例如有机化学品移除光阻层。因此，在芯片118中和在虚拟衬底158中形成穿透通孑L 156v(包含穿透通孔156a、156b、156c、156d、156e和156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19。图248中所示的穿透通孔156v与支撑物803的规格可认为分别是图242到246中所示的穿透通孔156v与支撑物803的规格。因此，使用上文所述的步骤，上文所述的电介质层139也可具有绝缘层139a以及在绝缘层139a上的聚合物层139b。在聚合物层139b中的沟槽139t暴露出绝缘层139a暴露，且被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。穿透通孔156v是在沟槽139t下形成。另外，图179可为显示图248中所示的沟槽139t与穿透通孔156v的示意性俯视透视图的实例，且图248也可为沿图179中所示K-K线切割的横截面图。参看图249，在形成图247或图248中所示结构之后，在沟槽139t中形成多个金属互连件(或镶嵌金属迹线)3，包含金属互连件(或镶嵌金属迹线)3a、3b和3c，且在穿透通孔156v中形成多个金属插塞(或金属通孔)7p。金属插塞7p包含分别在穿透通孔156a、 156b、156c、156d、156e和156f中的金属插塞(或金属通孔)7a、7b、7c、7d、7e和7f，金属插塞7a是在虚拟衬底158中形成。金属插塞7b、7c和7d是在左边的一个芯片118中形成， 且金属插塞7e与7f是在中间的一个芯片118中形成。支撑物803以及在支撑物803上的互连层17中的互连件或金属迹线75a可在金属插塞7e低于互连层17的上表面所在水平位置的两个部分之间。在沟槽139t中的金属互连件3和在穿透通孔156v中的金属插塞7p可通过以下步骤形成。首先，在由穿透通孔156v暴露的层17、19和86上、在穿透通孔156v的侧壁上、 在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上和在沟槽139t 底部处的绝缘层139a的上表面上)、在绝缘插塞789由穿透通孔156v暴露的内壁上，以及在支撑物803上的互连件或金属迹线75a上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积 (ALD))形成图75中所示的粘附/势垒层125a。接着，在粘附/势垒层125a上、在穿透通孔 156v中以及在沟槽139t中，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成图75 中所示的种子层125b。其次，在种子层125b上、在穿透通孔156v中以及在沟槽139t中，利用例如电镀工艺等适当工艺形成图75中所示的导电层125c。接着，层125a、125b和125c 使用例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到电介质层139具有经暴露的上表面139s，在其上没有层125a、125b和125c的部分为止，并将在沟槽139t外部的层125a、125b和125c移除。 因此，在沟槽139t中的层125a、125b和125c构成沟槽139t中的金属互连件3，包含金属互连件3a、3b和3c。在穿透通孔156v中的层125a、125b和125c构成穿透通孔156v中的金属插塞7p，包含分别在穿透通孔156a、156b、156c、156d、156e和156f中的金属插塞7a、7b、 7c、7d、7e和7f。粘附/势垒层125a与种子层125b是在沟槽139t中的导电层125c的侧壁与底部处，且在沟槽139t中的导电层125c的侧壁与底部被粘附/势垒层125a与种子层 125b所覆盖。
在第一替代方案中，在研磨或抛光层125a、12 和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上以及在沟槽139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、 在穿透通孔156v的侧壁上、在芯片118中的绝缘插塞789的内壁上，以及在支撑物803上的互连件或金属迹线7 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米， 例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钛层上、在沟槽139t中和在穿透通孔156v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0.8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中和在穿透通孔156v中的电镀铜层。如果电介质层139、 沟槽139t和穿透通孔156v是如图241到M7中所示形成，那么在沟槽139t中的经电镀铜层具有例如在0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图248中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层125a、12 和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上以及在沟槽139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、 在穿透通孔156v的侧壁上、在芯片118中的绝缘插塞789的内壁上，以及在支撑物803上的互连件或金属迹线7 上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含钽层上、在沟槽 139t中和在穿透通孔156v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与 0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中和在穿透通孔156v中的电镀铜层。如果电介质层139、沟槽139t和穿透通孔156v是如图241到M7中所示形成，那么在沟槽139t中的经电镀铜层具有例如在 0. 1与5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图248中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层125a、12 和125c之后，粘附/势垒层12 可为在沟槽139t的侧壁与底部上(或在聚合物层139b中的沟槽139t的侧壁上以及在沟槽139t底部处的绝缘层139a的上表面上)、在穿透通孔156v底部处的层17、19和86上、 在穿透通孔156v的侧壁上、在芯片118中的绝缘插塞789的内壁上以及在支撑物803上的互连件或金属迹线7 上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层12 可为在含铬层上、在沟槽139t中和在穿透通孔156v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层125c可为在铜或钛-铜合金单层上、在沟槽139t中以及在穿透通孔156v中的电镀铜层。如果电介质层139、沟槽139t和穿透通孔 156v是如图241到M7中所示形成，那么在沟槽139t中的经电镀铜层具有例如在0. 1与 5微米之间，且优选在0. 3与1. 5微米之间或在0. 5与3微米之间的厚度。或者，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图248中所示形成，那么在沟槽139t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。电介质层139的经暴露上表面139s可实质上与沟槽139t中的导电层125c的经研磨或抛光表面227共平面，且表面139s与227可为实质上平坦。如果电介质层139、沟槽 139t和穿透通孔156v是如图241到247中所示形成，那么在研磨或抛光层125a、125b和 125c之后，电介质层139在经暴露上表面139s与表面124s或158s之间可具有例如在1与 10微米之间，且优选在1与3微米之间的厚度。或者，如果由层139a与139b构成的电介质层139、沟槽139t和穿透通孔156v是如图248中所示形成，那么在研磨或抛光层125a、 125b和125c之后，电介质层139的聚合物层139b在聚合物层139b的经暴露上表面139s 与绝缘层139a的上表面之间可具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在芯片118中的金属插塞7p各自穿过芯片118中的一个绝缘插塞789，且被其包围，并接触所述一个绝缘插塞789的内壁。举例来说，在左边的一个芯片118中的金属插塞 7b穿过左边的一个芯片118中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞 789的内壁，且接触所述一个绝缘插塞789的绝缘层567。在左边的一个芯片118中的金属插塞7c穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789由层567包围的绝缘层456。在左边的一个芯片118中的金属插塞7d穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层 567以及由所述层567包围的绝缘层456。在中间的一个芯片118中的金属插塞7e穿过中间的一个芯片118中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁， 且接触所述一个绝缘插塞789由绝缘层567包围的绝缘层456。在中间的一个芯片118中的金属插塞7f穿过中间的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层567以及由所述层 567包围的绝缘层456。关于图249中所示的金属插塞7p(包含金属插塞7a到7f)与金属互连件3(包含金属互连件3a、3b和3c)的更详细说明，请参看图76中的图解。或者，元件118不仅可表示芯片，而且可表示晶片。当元件118为晶片时，元件72 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图250，在形成图249中所示结构之后，可接着按图77到81中所示进行以下步骤。然后，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底 62、165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块556a与556b)单一化。系统级封装或多芯片模块556a可使用焊料凸块或球126连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图251，可使用例如将焊料凸块或球126与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块556a与载体176的顶面粘结。接着，底部充填174可在系统级封装或多芯片模块556a的聚合物层136与载体176顶面之间形成，且包围焊料凸块或球126。其次，可在载体176的底面上形成多个焊料球178。图251中所示的载体176、底部充填174和焊料球178的规格可认为分别是如图83中所示的载体176、底部充填174和焊料球178的规格。图252显示根据本发明另一实施例的另一种系统级封装或多芯片模块，其可通过以下步骤形成。在形成图249中所示结构之后，可随后进行如图77到79中所示的步骤。接着，在聚合物层136上，以及在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处且在聚合物层136中开孔136a下的接触点上形成金属凸块668可认为是图84中所示的步骤。其次，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块556c)单一化。在系统级封装或多芯片模块556c中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块556c可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图253，可使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块与图 83中所示载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176顶面之间形成多个金属接头 180。金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5 与50微米之间的厚度。或者，金属接头180可为金层，具有在0. 1与10微米之间的厚度。 接着，图83中所示的底部充填174可在系统级封装或多芯片模块556c的聚合物层136与载体176顶面之间形成，且包围金属凸块668与金属接头180。其次，可在载体176的底面上形成图83中所示的焊料球178。或者，可省略如图250到253所示的绝缘或电介质层122。在此情况中，聚合物层 136是在表面227与139s上形成，且金属互连件3的导电层125c的接触点被聚合物层136 中的开孔136a暴露且在其末端处。另外，粘附/势垒层134是在金属互连件3的导电层 125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成。图2M显示一种多芯片封装566f，包含通过线粘结的线184连接到图83中所示载体176的系统级封装或多芯片模块556d，多芯片封装566f可通过例如以下步骤形成。在形成图249中所示结构之后，进行图86中所示的步骤，以在导电层125c的经研磨或抛光表面227上和在电介质层139的经暴露上表面139s上形成绝缘或电介质层122 ； 在绝缘或电介质层122上和在金属互连件3的导电层125c由层122中多个开孔12 暴露的多个区域上形成多个金属互连件或迹线300 ；且在绝缘或电介质层122上和在金属互连件或迹线300上形成聚合物层136。在固化之后，聚合物层136可具有例如在1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层136中的多个开孔136a暴露出金属互连件或迹线300的多个接触点。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、116、 120、122、136、139和140，并将多个系统级封装或多芯片模块556d单一化。接着，可通过例如在载体176的顶面上形成厚度在20与150微米之间的胶合层 182，然后使用胶合层182将多个系统级封装或多芯片模块556d附接到载体11的顶面，来多个系统级封装或多芯片模块与载体176接合。胶合层182可为聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8层，厚度例如在20与150微米之间。其次，可通过线粘结工艺将多条线184(例如金线、铜线或铝线)线粘结到载体176的顶面上，且线粘结到金属互连件或迹线300的导电层150由聚合物层136中开孔136a暴露的接触点上。因此，多个系统级封装或多芯片模块556d的金属互连件或迹线300可通过经线粘结的线184，以物理方式和以电方式连接到载体176。接着， 可通过成型工艺，在多个系统级封装或多芯片模块556d上、在载体176的顶面上以及在经线粘结的线184上形成成型配料186，包封经线粘结的线184和多个系统级封装或多芯片模块556d。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。其次，可在载体176的底面上形成图83中所示的焊料球178。然后，可进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566f单一化。多芯片封装566f可通过焊料球178连接到载体，例如母板、球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图254中所示的载体176的规格可认为是如图83中所示的载体176的规格。图255到270显示根据本发明另一实施例的用于形成另一种系统级封装或多芯片模块的工艺。参看图255，在形成图215中所示结构之后，在各芯片68的半导体衬底58的表面58s上、在虚拟衬底62的表面62s上、在芯片68中的绝缘插塞789的经暴露底表面 789s上，以及在包封/间隙充填材料64的表面64s上形成图186中所示的电介质层60。接着，在芯片68中以及在虚拟衬底62中形成多个穿透通孔170v(包含穿透通孔170a、170b、 170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片68的层26与34。图 255中所示在芯片68中以及在虚拟衬底62中形成穿透通孔170v的步骤可认为是如图15 中所示在芯片68中以及在虚拟衬底62中形成穿透通孔170v的步骤，但在此实施例中，在芯片68中形成穿透通孔170v(例如通孔170b到170f)包含蚀刻穿过芯片68中的绝缘插塞789。图255中所示的穿透通孔170v (包含通孔170a到170f)、包围穿透通孔170v的绝缘插塞789和支撑物801的规格可认为分别是图219到223中所示的穿透通孔170v (包含通孔170a到170f)、包围穿透通孔170v的绝缘插塞789和支撑物801的规格。接着，参看图256，在由穿透通孔170v暴露的层18、26和34上、在穿透通孔170v 的侧壁上、在电介质层60上、在绝缘插塞789由穿透通孔170v暴露的内壁上以及在支撑物 801上的互连件或金属迹线35a上形成图90中所示的粘附/势垒层52。其次，在粘附/势垒层52上和在穿透通孔170v中形成图90中所示的种子层54。接着，在种子层54上，利用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层194。其次，可采用曝光工艺与显影工艺，以在光阻层194中形成多个开孔194a，暴露出种子层54的多个区域。图案化光阻层194可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，在种子层54由层194中开孔194a暴露的区域上形成图90中所示的导电层56。接着，参看图257，使用例如有机化学溶液移除光阻层194。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层56下的种子层54。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层56下的粘附/势垒层52。因此，在电介质层60上以及在穿透通孔170v上的层52、54和56构成在电介质层60上以及在穿透通孔170v上的多个金属互连件1，包含金属互连件Ia与lb。在电介质层60上的金属互连件1的粘附/势垒层52与种子层54不在电介质层60上金属互连件1的导电层56的任何侧壁Iw处，而是在电介质层60上金属互连件1的导电层56底部之下。在电介质层60上金属互连件1的导电层56的侧壁Iw未被层52与讨所覆盖。在穿透通孔170v中的层5254和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在如图255中所示的穿透通孔170a、170b、170c、170d、 170e和170f中的金属插塞(或金属通孔)5&、恥、5(、5(1、&和5€。金属插塞fe是在虚拟衬底62中形成，且金属插塞^5c、5dje和5f是在同一芯片68中形成。在芯片68中以及在虚拟衬底62中所形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线3 可在金属插塞k低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中的金属插塞5p各自穿过芯片68中的一个绝缘插塞789，接触所述一个绝缘插塞789的内壁，且被所述一个绝缘插塞789被绝缘层567包围的绝缘层456包围。 举例来说，在一个芯片68中的金属插塞^、5C、5dje及5f各自穿过一个芯片68中的一个绝缘插塞789，接触所述一个绝缘插塞789的内壁，且被所述一个绝缘插塞789被绝缘层 567包围的绝缘层456包围。关于图257中所示的金属插塞5p (包含金属插塞如到50与金属互连件1(包含金属互连件Ia与lb)的更详细说明，请参看图91中的图解。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图258，在形成图257中所示结构之后，在金属互连件1的导电层56上、在电介质层60上以及在金属互连件1之间的间隙中形成绝缘或电介质层66。绝缘或电介质层 66例如可包含或可为在金属互连件1的导电层56上、在电介质层60上以及在金属互连件 1之间的间隙中的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。在导电层56上的聚合物层可具有例如在0. 1与50微米之间，且优选在1与30微米之间、在2与20微米之间或在5与10微米之间的厚度。或者，绝缘或电介质层66可包含或可为在金属互连件1的导电层56上、在电介质层60上以及在金属互连件1之间的间隙中的无机层，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层。在导电层56上的无机层可具有例如在0. 1与10微米之间，且优选在 0. 1与1微米之间、在0. 2与2微米之间、在0. 3与3微米之间或在0. 5与5微米之间的厚度。或者，参看图259，如图258中所示的绝缘或电介质层66可通过以下步骤形成。首先，在金属互连件1的导电层56上、在电介质层60上以及在金属互连件1之间的间隙中形成聚合物层66a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑 (PBO)层。接着，聚合物层66a通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件1的导电层56具有不被聚合物层66a覆盖的上表面56u为止。因此，聚合物层66a仍然留在电介质层60上，且在金属互连件1之间的间隙中，并具有例如大于1微米，例如在1与 20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。 聚合物层66a的经研磨或抛光表面66s可为实质上平坦，且实质上与导电层56的上表面 56u共平面。其次，在导电层56的上表面56u上以及在聚合物层66a的经研磨或抛光的表面66s上形成无机层66b，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此，如图258中所示的绝缘或电介质层66也可具有如图259中所示的聚合物层66a与无机层66b。参看图260，在形成绝缘或电介质层66之后，可接着按图228与229中所示进行以下步骤，以将芯片72 (其各自类似于图212M中所示的芯片72a或72b)与前文所述的虚拟衬底165放置在层66上所形成的层116上；在各芯片72的半导体衬底96的背面上、在虚拟衬底165上以及在间隙4a与8a中形成包封/间隙充填材料98，且研磨或抛光包封/间隙充填材料98、各芯片72的半导体衬底96的背面和虚拟衬底165，直到芯片72中的所有绝缘插塞789具有经暴露的底表面789t，在其上没有半导体衬底96的部分为止。接着，参看图261，在各芯片72的半导体衬底96的表面96s上、在虚拟衬底165的表面165s上、在芯片72中的绝缘插塞789的经暴露底表面789t上以及在包封/间隙充填材料98的表面98s上形成图195中所示的电介质层88。其次，在芯片72中以及在虚拟衬底165中形成多个穿透通孔164v(包含穿透通孔164a、164b、164c、164d和164e)，暴露出金属互连件1的导电层56，且暴露出芯片72的层114与106。图261中所示在芯片72中以及在虚拟衬底165中形成穿透通孔164v的步骤可认为是如图41中所示在芯片72中以及在虚拟衬底165中形成穿透通孔164v的步骤，但在此实施例中，在芯片72中形成穿透通孔 164v(例如通孔164b到164e)包含蚀刻穿过芯片72中的绝缘插塞789。图261中所示的穿透通孔164v (包含通孔164a到164e)、包围穿透通孔164v的绝缘插塞789和支撑物802 的规格可认为分别是图231到235中所示的穿透通孔164v (包含通孔164a到164e)、包围穿透通孔164v的绝缘插塞789和支撑物802的规格。接着，参看图262，在由穿透通孔164v暴露的层56、106和114上、在穿透通孔164v 的侧壁上、在电介质层88上、在芯片72中绝缘插塞789由穿透通孔164v暴露的内壁上，以及在支撑物802上的互连件或金属迹线55a上形成图95中所示的粘附/势垒层92。其次， 在粘附/势垒层92上以及在穿透通孔164v中形成图95中所示的种子层94。接着，在种子层94上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层294。其次，可采用曝光工艺与显影工艺，以在光阻层294中形成多个开孔294a，暴露出种子层94的多个区域。 图案化光阻层294可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10 微米之间的厚度。接着，在种子层94由层294中开孔294a暴露的区域上形成图95中所示的导电层86。接着，参看图263，使用例如有机化学溶液移除光阻层294。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层86下的种子层94。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层86下的粘附/势垒层92。因此，在电介质层88上以及在穿透通孔164v上的层92、94和86构成在电介质层88上以及在穿透通孔164v上的多个金属互连件2，包含金属互连件2a与2b。在电介质层88上的金属互连件2的粘附/势垒层92与种子层94不在电介质层88上金属互连件2的导电层86的任何侧壁2w处，而是在电介质层88上金属互连件2的导电层86底部之下。在电介质层88上金属互连件2的导电层86的侧壁2w未被层92与94覆盖。在穿透通孔164v中的层92、94和86构成穿透通孔164v中的多个金属插塞(或金属通孔)6p，包含分别在如图261中所示的穿透通孔164a、164b、164c、164d和 164e中的金属插塞(或金属通孔)6￡1、613、6(3、6(1和66。金属插塞6a是在虚拟衬底165中形成，金属插塞6b与6c是在左边的一个芯片72中形成，且金属插塞6d与6e是在中间的一个芯片72中形成。支撑物802以及在支撑物802上的互连层106中的互连件或金属迹线5 可在金属插塞6e低于互连层106的上表面所在水平位置的两个部分之间。在芯片 72中和在虚拟衬底165中形成的这些金属插塞6p可连接金属互连件2与芯片72中的半导体装置102，且连接金属互连件1与2。在芯片72中的金属插塞6p各自穿过芯片72中的一个绝缘插塞789，且被其包围， 并接触所述一个绝缘插塞789的内壁。举例来说，在左边的一个芯片72中的金属插塞6b穿过左边的一个芯片72中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁，且接触所述一个绝缘插塞789被绝缘层567包围的绝缘层456。在左边的一个芯片72 中的金属插塞6c穿过左边的一个芯片72中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层567。在中间的一个芯片72中的金属插塞6d穿过中间的一个芯片72中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁，且接触所述一个绝缘插塞789被绝缘层567包围的绝缘层456。在中间的一个芯片72中的金属插塞6e穿过中间的一个芯片72中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789 的绝缘层567。关于图沈3中所示的金属插塞6p(包含金属插塞6a到6e)与金属互连件 2(包含金属互连件加与2b)的更详细说明，请参看图96中的图解。或者，元件72不仅可表示芯片，而且也可表示晶片。当元件72为晶片时，元件68 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。接着，参看图沈4，在金属互连件2的导电层86上、在电介质层88上以及在金属互连件2之间的间隙中形成绝缘或电介质层120。绝缘或电介质层120例如可包含或可为在金属互连件2的导电层86上、在电介质层88上以及在金属互连件2之间的间隙中的聚合物层，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。 导电层86上的聚合物层可具有例如在0. 1与50微米之间，且优选在1与30微米之间、在 2与20微米之间或在5与10微米之间的厚度。或者，绝缘或电介质层120可包含或可为在金属互连件2的导电层86上、在电介质层88上以及在金属互连件2之间的间隙中无机层，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层。于导电层86上的无机层可具有例如在0. 1与10微米之间，且优选在 0. 1与1微米之间、在0. 2与2微米之间、在0. 3与3微米之间或在0. 5与5微米之间的厚度。或者，参看图沈5，如图沈4中所示的绝缘或电介质层120可通过以下步骤形成。 首先，在金属互连件2的导电层86上、在电介质层88上，以及在金属互连件2之间的间隙中形成聚合物层120a，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯醚(PPO)或聚苯并噁唑(PBO)层。接着，聚合物层120a通过适当工艺，例如机械研磨工艺、机械抛光工艺、化学-机械抛光(CMP)工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光，直到金属互连件2的导电层86具有不被聚合物层120a所覆盖的上表面86u为止。因此，聚合物层120a仍然留在电介质层88上，以及在金属互连件2之间的间隙中，并具有例如大于1微米，例如在1与20微米之间，且优选在1与10微米之间、在1与5微米之间或在2与20微米之间的厚度。聚合物层120a的经研磨或抛光表面120s可为实质上平坦，且实质上与导电层86的上表面86u共平面。其次，在导电层86的上表面86u上以及在聚合物层120a的经研磨或抛光表面120s上形成无机层120b，例如氧化硅、氮化硅、碳氮化硅、氧氮化硅或氧碳化硅层，其具有例如在0. 1与3微米之间，且优选在0. 2与1. 5微米之间的厚度。因此， 如图264中所示的绝缘或电介质层120也可具有如图265中所示的聚合物层120a与无机层 120b。参看图266，在形成绝缘或电介质层120之后，可接着按图239与240中所示进行以下步骤，以将芯片118 (其各自类似于图212N中所示的芯片118a或118b)与前文所述的虚拟衬底158放置在层120上所形成的层140上；在各芯片118的半导体衬底124的背面上、在虚拟衬底158上以及在间隙4b与8b中形成包封/间隙充填材料138，且研磨或抛光包封/间隙充填材料138、各芯片118的半导体衬底124的背面和虚拟衬底158，直到芯片 118中的所有绝缘插塞789具有经暴露的底表面789u，在其上没有半导体衬底124的部分为止。接着，参看图267，在各芯片118的半导体衬底124的表面124s上、在虚拟衬底158 的表面158s上、在芯片118中的绝缘插塞789的经暴露底表面789u上，以及在包封/间隙充填材料138的表面138s上形成图204中所示的电介质层139。其次，在芯片118中以及在虚拟衬底158中形成多个穿透通孔156v (包含穿透通孔156a、156b、156c、156d、156e和 156f)，暴露出金属互连件2的导电层86，且暴露出芯片118的层17与19。图267中所示在芯片118中以及在虚拟衬底158中形成穿透通孔156v的步骤可认为是如图65中所示在芯片118中以及在虚拟衬底158中形成穿透通孔156v的步骤，但在此实施例中，在芯片 118中形成穿透通孔156v (例如通孔156b到156f)包含蚀刻穿过芯片118中的绝缘插塞 789。图267中所示的穿透通孔156v(包含通孔156a到156f)、包围穿透通孔156v的绝缘插塞789和支撑物803的规格可认为分别是图242到246中所示的穿透通孔156v(包含通孔156a到156f)、包围穿透通孔156v的绝缘插塞789和支撑物803的规格。接着，参看图268，在由穿透通孔156v暴露的层17、19和86上、在穿透通孔156v 的侧壁上、在电介质层139上、在芯片118中绝缘插塞789由穿透通孔156v暴露的内壁上， 以及在支撑物803上的互连件或金属迹线75a上形成图100中所示的粘附/势垒层125a。 其次，在粘附/势垒层125a上以及在穿透通孔156v中形成图100中所示的种子层125b。接着，在种子层125b上，利用例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成光阻层394。 其次，可采用曝光工艺与显影工艺，以在光阻层394中形成多个开孔394a，暴露出种子层 125b的多个区域。图案化光阻层394可具有例如在1与30微米之间，且优选在1与20微米之间或在1与10微米之间的厚度。接着，在种子层125b由层394中开孔394a暴露的区域上形成图100中所示的导电层125c。接着，参看图269，使用例如有机化学溶液移除光阻层394。其次，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层125c下的种子层125b。接着，利用湿蚀刻工艺或干蚀刻工艺移除不在导电层125c下的粘附/势垒层125a。因此，在电介质层139上以及在穿透通孔156v上的层125a、125b和125c构成在电介质层139上以及在穿透通孔156v上的多个金属互连件3，包含金属互连件3a、3b和3c。在电介质层139上的金属互连件3的粘附/ 势垒层125a与种子层125b不在电介质层139上金属互连件3的导电层125c的任何侧壁 3w处，而是在电介质层139上金属互连件3的导电层125c底部之下。在电介质层139上金属互连件3的导电层125c的侧壁3w未被层12 与12 覆盖。在穿透通孔156v中的层125a、12 和125c构成穿透通孔156v中的多个金属插塞(或金属通孔)7p，包括分别在如图267中所示的穿透通孔156a、156b、156c、156d、156e和156f中的金属插塞(或金属通孔)7&、713、7(3、7(1、76和7€。金属插塞7a是在虚拟衬底158中形成。金属插塞7b、7c和 7d是在左边的一个芯片118中形成，且金属插塞7e与7f是在中间的一个芯片118中形成。 在芯片118中以及在虚拟衬底158中形成的这些金属插塞7p可连接金属互连件3与芯片 118中的半导体装置13，且连接金属互连件2与3。支撑物803以及在支撑物803上的互连层17中的互连件或金属迹线7 可在金属插塞7e低于互连层17的上表面所在水平位置的两个部分之间。在芯片118中的金属插塞7p各自穿过芯片118中的一个绝缘插塞789，且被其包围，并接触所述一个绝缘插塞789的内壁。举例来说，在左边的一个芯片118中的金属插塞 7b穿过左边的一个芯片118中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞 789的内壁，且接触所述一个绝缘插塞789的绝缘层567。在左边的一个芯片118中的金属插塞7c穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789由所述层567包围的绝缘层456。在左边的一个芯片118中的金属插塞7d穿过左边的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层 567以及由所述层567包围的绝缘层456。在中间的一个芯片118中的金属插塞7e穿过中间的一个芯片118中的一个绝缘插塞789，且被其包围，接触所述一个绝缘插塞789的内壁， 且接触所述一个绝缘插塞789被绝缘层567包围的绝缘层456。在中间的一个芯片118中的金属插塞7f穿过中间的一个芯片118中的另一个绝缘插塞789，且被其包围，接触所述另一个绝缘插塞789的内壁，且接触所述另一个绝缘插塞789的绝缘层567以及由所述层 567所包围的绝缘层456。关于图沈9中所示的金属插塞7p(包含金属插塞7a到7f)与金属互连件3(包含金属互连件3a、!3b和3c)的更详细说明，请参看图101中的图解。或者，元件118不仅可表示芯片，而且也可表示晶片。当元件118为晶片时，元件 72可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。参看图270，在形成图269中所示结构之后，可接着按图102中所示进行以下步骤， 以在金属互连件3的导电层125c上、在电介质层139上以及在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上形成聚合物层136 ；且在聚合物层136 中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。接着，在聚合物层136上以及在金属互连件3的导电层125c在绝缘或电介质层122中的多个开孔底部处且在聚合物层136中开孔136a下的多个接触点上形成凸块下层金属(UBM)层666，并在UBM层666上形成多个焊料凸块或球126可认为是图78到81中所示的步骤。其次，进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、66、88、 116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块556e与556f)单一化。系统级封装或多芯片模块556e可使用焊料凸块或球1 连接到载体且与其粘结， 所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图271，使用例如将焊料凸块或球1 与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块556e与图83中所示的载体176的顶面粘结。接着，图83中所示的底部充填174在系统级封装或多芯片模块556e 的聚合物层136与载体176顶面之间形成，且包围焊料凸块或球126。其次，在载体176的底面上形成图83中所示的焊料球178。图272显示根据本发明另一实施例的另一种系统级封装或多芯片模块，其可通过以下步骤形成。在形成图269中所示结构之后，可接着按图102中所示进行以下步骤，以在金属互连件3的导电层125c上、在电介质层139上，以及在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上形成聚合物层136，且在聚合物层136中形成多个开孔136a，暴露出绝缘或电介质层122的多个区域。接着，可随后进行图78与79 中所示的步骤。其次，在聚合物层136上以及在金属互连件3的导电层125c在绝缘或电介质层122中的开孔底部处且在聚合物层136中开孔136a下的接触点上形成金属凸块668 可认为是图84中所示的步骤。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体 11、虚拟衬底 62、165 和 158，以及层 22、60、66、88、116、120、122、136、139 和 140， 并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块556g)单一化。在系统级封装或多芯片模块556g中，互连件3各自可连接到一个或一个以上金属凸块668。系统级封装或多芯片模块556g可使用金属凸块668连接到载体且与其粘结，所述载体例如母板、印刷电路板(PCB)、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。举例来说，参看图273，使用例如将金属凸块668的焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合的倒装芯片技术，将系统级封装或多芯片模块556g与图83中所示的载体176的顶面粘结。在将焊料润湿层146与在载体176顶面上预先形成的焊料或金层接合之后，在金属凸块668的势垒层144与载体176顶面之间形成多个金属接头180。 金属接头180可为Sn-Ag合金、Sn-Ag-Cu合金、Sn-Au合金或Sn-Pb合金层，具有在5与50 微米之间的厚度。接着，图83中所示的底部充填174在系统级封装或多芯片模块556g的聚合物层136与载体176顶面之间形成，且包围金属凸块668与金属接头180。其次，在载体176的底面上形成图83中所示的焊料球178。或者，可省略如图270到273所示的绝缘或电介质层122。在此情况中，聚合物层 136是在金属互连件3的导电层125c上、在电介质层139上以及在金属互连件3之间的间隙中形成，且金属互连件3的导电层125c的接触点被聚合物层136中的开孔136a暴露且在其末端处。另外，粘附/势垒层134是在金属互连件3的导电层125c由聚合物层136中的开孔136a暴露且在其末端处的接触点上形成。图274显示一种多芯片封装566g，其包含通过线粘结的线184连接到图83中所示载体176的系统级封装或多芯片模块556h，多芯片封装566g可通过例如以下步骤形成。 在形成图269中所示结构之后，可接着按图107中所示进行以下步骤，以在金属互连件3的导电层125c上、在电介质层139上，以及在金属互连件3之间的间隙中形成绝缘或电介质层122 ；在绝缘或电介质层122上以及在金属互连件3的导电层125c由层122中多个开孔 122a暴露的多个区域上形成多个金属互连件或迹线300，且在绝缘或电介质层122上以及在金属互连件或迹线300上形成聚合物层136。在固化之后，聚合物层136可具有例如在 1与20微米之间，且优选在2与15微米之间或在5与10微米之间的厚度，且在聚合物层 136中的多个开孔136a暴露出金属互连件或迹线300的多个接触点。接着，可进行单一化工艺，利用例如机械锯切或激光切割来切割载体11、虚拟衬底62、165和158，以及层22、60、 66、88、116、120、122、136、139和140，并将多个系统级封装或多芯片模块(例如系统级封装或多芯片模块556h)单一化。接着，通过例如在载体176的顶面上形成厚度例如在1与20微米之间或在20与 150微米之间的胶合层182，然后使用胶合层182将多个系统级封装或多芯片模块55 附接到载体11的顶面，来多个系统级封装或多芯片模块阳他与载体176接合。胶合层182 可为聚合物层，例如聚酰亚胺、环氧树脂、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、聚苯醚 (PPO)、硅氧烷或SU-8层，厚度例如在1与20微米之间或在20与150微米之间。其次，通过导线粘结工艺将多条线184(例如金线、铜线或铝线)线粘结到载体176的顶面上，且线粘结到金属互连件或迹线300的导电层150由聚合物层136中开孔136a暴露的接触点上。 因此，多个系统级封装或多芯片模块55 的金属互连件或迹线300可经过线粘结的线184， 以物理方式和以电方式连接到载体176。接着，通过成型工艺，在多个系统级封装或多芯片模块556h上，在载体176的顶面上，及在经线粘结的线184上形成成型配料186，包封经线粘结的线184和多个系统级封装或多芯片模块55他。成型配料186可包含环氧树脂、碳填料或玻璃填料，且玻璃填料或碳填料可分布在环氧树脂中。其次，在载体176的底面上形成图83中所示的焊料球178。然后，进行单一化工艺，以切割载体176与成型配料186，并将多个多芯片封装566g单一化。多芯片封装566g可通过焊料球178连接到载体，例如母板、 球栅格阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图274中所示的载体176的规格可认为是如图83中所示的载体176的规格。图275A到275L显示形成如图沈中所示的电介质层60、沟槽60t、侧壁电介质层 50和穿透通孔170v的另一种工艺。参看图275A，在形成图11中所示结构之后，在各芯片 68的半导体衬底58的表面58s上、在虚拟衬底62的表面6 上，以及在包封/间隙充填材料64的表面6如上形成绝缘层60a，例如氧化硅、氮化硅、氧氮化硅、碳氮化硅或氧碳化硅层，其具有例如在0. 1与5微米之间，且优选在0. 2与1. 5微米之间或在0. 15与2微米之间的厚度Cl。接着，参看图275B，在芯片68中以及在虚拟衬底62中通过例如以下步骤形成多个穿透通孔170v (包含穿透通孔170a、170b、170c、170d、170e和170f)，暴露出载体11的导电层18，且暴露出芯片68的层沈与34。首先，在绝缘层60a上，利用适当工艺，例如旋转涂覆工艺或层合工艺形成光阻层。接着，可采用曝光工艺与显影工艺，以在光阻层中形成多个开孔，暴露出绝缘层60a的多个区域。其次，利用例如各向异性等离子蚀刻工艺等适当工艺移除在光阻层中的开孔下的绝缘层60a。其次，蚀刻掉在光阻层中开孔下的虚拟衬底62以及在光阻层中开孔下的芯片68，直到光阻层中的开孔暴露出芯片68中的层沈与34的预定区域，以及载体11中的导电层18的预定区域为止。接着，利用例如有机化学品移除光阻层。 因此，在芯片68中以及在虚拟衬底62中形成穿透通孔170v (包含通孔170a到170f)，暴露出载体11的导电层18的预定区域，且暴露出芯片68的层沈与34的预定区域。图275B 中所示的穿透通孔170v与支撑物801的规格可认为是如图15中所示的穿透通孔170v与支撑物801的规格。图275C与275D为显示图275B中所示的穿透通孔170e与互连件或金属迹线35a的示意性俯视透视图的两个实例。如图275B与275C中所示，穿透通孔170e可为(但不限于)椭圆形，且具有例如在1与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1与5微米之间或在3与10微米之间的宽度Wl。在一个芯片68中的椭圆形穿透通孔170e暴露出所述一个芯片68中的互连件或金属迹线35a，且暴露出在所述一个芯片68下的载体11中的导电层 18的两个区域。互连件或金属迹线35a具有由椭圆形穿透通孔170e暴露的线形区域，在水平方向上从椭圆形穿透通孔170e的一侧，经过椭圆形穿透通孔170e的中心，延伸到椭圆形穿透通孔170e的相对侧。在载体11的导电层18与互连层34中互连件或金属迹线35a的经暴露线形区域之间的支撑物801可为线形，类似于互连件或金属迹线35a的经暴露线形区域。由椭圆形穿透通孔170e暴露的互连件或金属迹线35a具有例如在0. 3与30微米之间，且优选在0. 3与20微米之间、在0. 3与10微米之间、在0. 3与5微米之间或在0. 3与 1微米之间的宽度W2。在椭圆形穿透通孔170e的长轴终点与由椭圆形穿透通孔170e暴露的互连件或金属迹线35a的一个边缘(其比另一个相对边缘更接近所述终点)之间的水平距离Sl可例如在1与30微米之间，且优选在1与20微米之间、在1与10微米之间、在1 与5微米之间或在3与10微米之间。如图275B与275D中所示，穿透通孔170e可为(但不限于)圆形，且具有例如在 0. 5与100微米之间、在0. 5与50微米之间、在0. 5与30微米之间、在0. 5与20微米之间、 在0. 5与10微米之间或在0. 5与5微米之间，且优选在1与3微米之间的直径。在一个芯片68中的穿透通孔170e暴露出所述一个芯片68中的互连件或金属迹线35a，且暴露出在所述一个芯片68下的载体11中的导电层18的区域。互连件或金属迹线35a具有由穿透通孔170e暴露的半岛区域，在水平方向上从穿透通孔170e的一侧至少延伸到穿透通孔170e 的中心，但未到达穿透通孔170e的相对侧；互连件或金属迹线35a具有由穿透通孔170e暴露的末端。在载体11的导电层18与互连层34中的互连件或金属迹线35a的经暴露半岛区域之间的支撑物801可为半岛形，类似于互连件或金属迹线35a的经暴露半岛区域。接着，参看图275E，在绝缘层60a的上表面上、在载体11由穿透通孔170v (例如通孔170a、170b和170e)暴露的导电层18上、在芯片68由穿透通孔170v (例如通孔170c、 170d、170e和170f)暴露的层26与34上，以及在穿透通孔170v的侧壁上形成图19中所示的电介质层50。其次，参看图275F，利用例如各向异性等离子蚀刻工艺等适当工艺移除在绝缘层 60a的上表面上以及在层18、26和34上形成的电介质层50。因此，在穿透通孔170v底部处、 在绝缘层60a的上表面上以及在支撑物801上的互连件或金属迹线35a上表面上的电介质层50被蚀刻掉，而电介质层50仍然留在穿透通孔170v的侧壁上，故称为穿透通孔170v中的侧壁电介质层。侧壁电介质层50是在芯片68中或在虚拟衬底62中的穿透通孔170v的侧壁上形成，且被芯片68的半导体衬底58或被虚拟衬底62包围。图275G与275H为显示图275F中所示的穿透通孔170e、在穿透通孔170e侧壁上和在支撑物801侧壁上的侧壁电介质层50以及互连件或金属迹线35a的示意性俯视图的两个实例。接着，参看图2751，在绝缘层60a上，使用适当工艺，例如旋转涂覆工艺、丝网印刷工艺或层合工艺形成聚合物层60b，例如聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、聚苯并噁唑(PBO)或聚苯醚(PPO)层。其次，可采用曝光工艺与显影工艺，以在聚合物层60b中形成多个沟槽60t，暴露出绝缘层60a、穿透通孔170v，以及由穿透通孔170v暴露的层18、26 和34。可使用IX步进器或IX接触式对准器以在曝光工艺期间，使聚合物层60b曝光。其次，使聚合物层60b在150摄氏度与400摄氏度之间，且优选在180摄氏度与250摄氏度之间的温度下固化或加热。在固化或加热之后，聚合物层60b具有例如在1与50微米之间， 且优选在2与30微米之间或在5与25微米之间的厚度C2。图275J为根据本发明一个实施例显示图2751中所示的沟槽60t、侧壁电介质层50和穿透通孔170v(包含通孔170a到 170f)的示意性俯视透视图，且图2751为沿图275J中所示D-D线切割的横截面图。因此，使用上文所述的步骤，上文所述的电介质层60也可具有绝缘层60a以及在绝缘层60a上的聚合物层60b。在聚合物层60b中的沟槽60t被用于提供一些空间，以在其中形成芯片间互连与芯片内互连。穿透通孔170v是在沟槽60t下形成。接着，参看图27 ，在由穿透通孔170v暴露的层18 J6和34上、在穿透通孔170v 的侧壁上、在聚合物层60b的上表面上、在聚合物层60b中的沟槽60t的侧壁上、在沟槽60t 底部处的绝缘层60a的上表面上，以及在支撑物801上的互连件或金属迹线3 上形成粘附/势垒层52，其具有小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。粘附/势垒层52可通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成。其次，在粘附/势垒层52上，通过物理气相沉积(PVD)工艺(例如溅镀工艺或蒸发工艺)、通过化学气相沉积(CVD)工艺或通过其它薄膜沉积工艺(例如原子层沉积(ALD))形成种子层M，其具有小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15 微米之间的厚度。接着，在种子层M上，使用例如电镀工艺等适当工艺形成导电层56。粘附/势垒层52可包含或可为钛、钛-钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒层，具有例如小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间的厚度。种子层讨可包含或可为在粘附/势垒层52上的铜、钛-铜合金、镍、金或银层，具有例如小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间的厚度。导电层56可包含或可为在种子层M上的电镀的铜、金或银金属层。接着，参看图275L，层5254和56利用适当工艺，例如化学-机械抛光(CMP)工艺、机械抛光工艺、机械研磨工艺或一种包含机械抛光与化学蚀刻的工艺进行研磨或抛光， 直到电介质层60的聚合物层60b具有经暴露的上表面60s，在其上没有层5254和56的部分为止，并将在沟槽60t外部的层5254和56移除。因此，聚合物层60b的经暴露上表面60s可实质上与沟槽60t中的导电层56的经研磨或抛光表面56s共平面，且表面56s与60s可为实质上平坦。粘附/势垒层52与种子层M是在沟槽60t中的导电层56的侧壁与底部处，且在沟槽60t中的导电层56的侧壁与底部被粘附/势垒层52与种子层M覆盖。在研磨或抛光层5254和56之后，电介质层60 的聚合物层60b在聚合物层60b的经暴露上表面60s与绝缘层60a的上表面之间具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第一替代方案中，在研磨或抛光层5254和56之后，粘附/势垒层52可为在聚合物层60b中的沟槽60t的侧壁上、在沟槽60t底部处的绝缘层60a的上表面上、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18 J6和34上，以及在支撑物801上的互连件或金属迹线3 上的含钛层，例如钛、钛-钨合金或氮化钛单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层M可为在含钛层上、在沟槽60t中和在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中和在穿透通孔170v中的电镀铜层。在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第二替代方案中，在研磨或抛光层52、54和56之后，粘附/势垒层52可为在聚合物层60b中的沟槽60t的侧壁上、在沟槽60t底部处的绝缘层60a的上表面上、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18、26和34上，以及在支撑物801上的互连件或金属迹线35a上的含钽层，例如钽或氮化钽单层，厚度小于1微米，例如在1纳米与 0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层54可为在含钽层上、在沟槽60t中以及在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间，且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t中以及在穿透通孔170v中的电镀铜层。在沟槽60t中的经电镀铜层具有例如在 1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在第三替代方案中，在研磨或抛光层52、54和56之后，粘附/势垒层52可为在聚合物层60b中的沟槽60t的侧壁上、在沟槽60t底部处的绝缘层60a的上表面上、在穿透通孔170v的侧壁上、在穿透通孔170v底部处的层18、26和34上，以及在支撑物801上的互连件或金属迹线35a上的含铬层，例如铬单层，厚度小于1微米，例如在1纳米与0. 5微米之间，且优选在0. 1与0. 2微米之间。种子层54可为在含铬层上、在沟槽60t中以及在穿透通孔170v中的铜或钛-铜合金单层，厚度小于1微米，例如在10纳米与0. 8微米之间， 且优选在80纳米与0. 15微米之间。导电层56可为在铜或钛-铜合金单层上、在沟槽60t 中以及在穿透通孔170v中的电镀铜层。在沟槽60t中的经电镀铜层具有例如在1与50微米之间，且优选在2与30微米之间或在5与25微米之间的厚度。在研磨或抛光层52、54和56之后，在沟槽60t中的层52、54和56构成沟槽60t 中的多个金属互连件(或镶嵌金属迹线)1，包含金属互连件(或镶嵌金属迹线)Ia与lb。 在穿透通孔170v中的层52、54和56构成穿透通孔170v中的多个金属插塞(或金属通孔)5p，包含分别在穿透通孔170a、170b、170c、170d、170e和170f中的金属插塞(或金属通孔)5a、5b、5C、5d、5e和5f。在芯片68中以及在虚拟衬底62中的金属插塞5p各自由穿透通孔170v中的一个侧壁电介质层50包围。金属插塞5a是在虚拟衬底62中形成，且金属插塞5b、5c、5d、5e和5f是在同一芯片68中形成。支撑物801以及在支撑物801上的互连层34中的互连件或金属迹线35a可在金属插塞5e低于互连层34的上表面所在水平位置的两个部分之间。在芯片68中以及在虚拟衬底62中形成的这些金属插塞5p可连接金属互连件1与芯片68中的半导体装置36，且连接金属互连件1与载体11中的导电层18的多个接触点。在沟槽60t中的金属互连件1，例如Ia与lb，可具有例如在0. 1与5微米之间， 且优选在1与3微米之间的厚度。关于图275L中所示的金属插塞5p (包含金属插塞5a到 5f)与金属互连件1(包含金属互连件Ia与lb)的更详细说明，请参看图26中的图解。或者，元件68不仅可表示芯片，而且也可表示晶片。当元件68为晶片时，载体11 可为另一种晶片。由此可采用本发明中所示的工艺进行晶片与晶片的粘结。在形成图275L中所示结构之后，可进行在图27到88中所示的步骤，以形成系统级封装或多芯片模块555、555b或555c。在图82、83、84、85、87、88、103、104、105、106、108、109、128、129、130、131、132、136、137、138、139、181、140、182、183、184、185、207、208、209、250、210、211、251、252、253、 254,270,271,272,273或274中，任一个芯片68可具有与芯片72和118中任一者不同的电路设计，且可具有与芯片72和118中任一者不同的面积(上表面)或大小，且任一个芯片 72可具有与任一个芯片118不同的电路设计，且可具有与任一个芯片118不同的面积(上表面)或大小。或者，包含金属插塞6d的芯片72可具有与包含金属插塞7e的芯片118不同的电路设计或不同的面积(上表面)或大小，且可具有与包含金属插塞7d的芯片118相同的电路设计或相同的面积(上表面)或大小，而包含金属插塞6c的芯片72可具有与包含金属插塞6d的芯片72相同的电路设计或相同的面积(上表面)或大小，或可具有与包含金属插塞6d的芯片72不同的电路设计或不同的面积(上表面)或大小。关于前文所述的系统级封装或多芯片模块555、55^、555C、55k、555g、55^i、 555j、555m、555n、555o、555q、555r、555s、555u、555v、555w、555y、555z、556a、556c、556d、 556e、556g或556h，不管芯片68、72和118被提供于何处，芯片68、72和118各自可为以 x86架构设计的中央处理单元(CPU)芯片；以非x86架构设计的中央处理单元(CPU)芯片， 例如ARM、Strong ARM或MIP ；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；基带芯片；无线局域网络(WLAN)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器 (DRAM)芯片或静态随机存取存储器(SRAM)芯片；逻辑芯片；模拟芯片；电源装置；调节器； 电源管理装置；全球定位系统(GPS)芯片；“蓝牙(Bluetooth) ”芯片；包含图形处理单元 (GPU)电路区块、无线局域网络(WLAN)电路区块和中央处理单元(CPU)电路区块的芯片上系统(system-onchip，S0C)，以x86架构或以非x86架构设计；包含基带电路区块、无线局域网络(WLAN)电路区块和中央处理单元(CPU)电路区块的芯片上系统(S0C)，以x86架构或以非x86架构设计；包含基带电路区块、图形处理单元(GPU)电路区块和中央处理单元 (CPU)电路区块的芯片上系统(SOC)，以x86架构或以非x86架构设计；或包含中央处理单元(CPU)电路区块、图形处理单元(GPU)电路区块和存储器电路区块(例如快闪存储器电路区块、动态随机存取存储器(DRAM)电路区块或静态随机存取存储器(SRAM)电路区块) 的芯片上系统(SOC)。或者，芯片68、72及118各自可为包含一个或一个以上中央处理单元 (CPU)电路区块、图形处理单元(GPU)电路区块、数字信号处理(DSP)电路区块、存储器电路区块(例如动态随机存取存储器(DRAM)电路区块、静态随机存取存储器(SRAM)电路区块或快闪存储器电路区块)、基带电路区块、蓝牙电路区块、全球定位系统(GPQ电路区块、无线局域网络(WLAN)电路区块和调制解调器电路区块(modem circuit block)的芯片。关于前文所述的系统级封装或多芯片模块555、55^、555C、55k、555g、55^i、 555j、555m、555n、555o、555q、555r、555s、555u、555v、555w、555y、555z、556a、556c、556d、 556e、556g或55^1，芯片68、72和118各自可包含负载输入/输出(1/0)电路，用于芯片探测测试(CP测试)、内建自我测试，或者通过焊料凸块或球126、通过金属凸块668或通过线粘结的线184的外部信号传递。各负载输入/输出(1/0)电路可具有大于10pF(微微法拉)，例如在15pF与50pF之间的总负载量(总电容)。芯片68、72和118各自可进一步包含小负载输入/输出(1/0)电路，各自具有在0. IpF与IOpF之间，且优选在0. IpF与2pF 之间的总负载量(总电容)。举例来说，芯片68各自可包含用于芯片内信号连接的一些小负载输入/输出(I/ 0)电路，具有在32与2，048之间、在128与2，048之间、在256与1,0 之间、在512与1，024之间或等于或大于128的数据位宽，其通过金属插塞5p且通过金属互连件1连接到另一芯片68;可包含用于芯片间信号连接的一些小负载输入/输出(I/O)电路，具有在32 与2，048之间、在128与2，048之间、在256与1，024之间、在512与1，024之间或等于或大于128的数据位宽，其通过金属插塞5p与6p且通过金属互连件1与2连接到一个或一个以上芯片72;且可包含用于芯片间信号连接的一些小负载输入/输出(I/O)电路，具有在32与2，048之间、在128与2，048之间、在256与1，024之间、在512与1，024之间或等于或大于128的数据位宽，其通过金属插塞5p、6p和7p且通过金属互连件1、2和3连接到一个芯片118。芯片72各自可包含用于芯片内信号连接的一些小负载输入/输出(I/O)电路，具有在32与2，048之间、在128与2，048之间、在256与1，024之间、在512与1，024 之间或等于或大于128的数据位宽，其通过金属插塞6p且通过金属互连件2连接到另一芯片72;且可包含用于芯片间信号连接的一些小负载输入/输出(I/O)电路，具有在32与 2，048之间、在128与2，048之间、在256与1，024之间、在512与1，024之间或等于或大于 128的数据位宽，其通过金属插塞6p与7p且通过金属互连件2与3连接到一个芯片118。 芯片118各自可包含用于芯片内信号连接的一些小负载输入/输出(I/O)电路，具有在32 与2，048之间、在128与2，048之间、在256与1，024之间、在512与1，024之间或等于或大于128的数据位宽，其通过金属插塞7p且通过金属互连件3连接到另一芯片118。关于前文所述的系统级封装或多芯片模块555、555b、555c、555e、555g、555h、 555j、555m、555n、555o、555q、555r、555s、555u、555v、555w、555y、555z、556a、556c、556d、 556e、556g或556h，芯片68可通过金属互连件1 (例如金属互连件Ia与lb)且通过金属插塞5p连接到载体11的导电层18的多个金属互连件；可通过金属插塞5p与6p，通过金属互连件1 (例如金属互连件Ia与lb)且通过金属互连件2 (例如金属互连件2a与2b)连接到芯片72 ；且可经过金属插塞5p、6p和7p，通过金属互连件1 (例如金属互连件Ia与lb)， 通过金属互连件2 (例如金属互连件2a与2b)，且通过金属互连件3 (例如金属互连件3a与 3c)连接到芯片118。芯片72可通过金属互连件2 (例如金属互连件2a与2b)，通过金属互连件1 (例如金属互连件Ia与lb)且通过金属插塞5p与6p连接到载体11的导电层18的金属互连件；且可通过金属插塞6p与7p，通过金属互连件2 (例如金属互连件2a与2b)且通过金属互连件3 (例如金属互连件3a与3c)连接到芯片118。芯片118可通过金属互连件3(例如金属互连件3a与3c)，通过金属互连件2 (例如金属互连件2a与2b)，通过金属互连件1 (例如金属互连件Ia与lb)且通过金属插塞5p、6p和7p连接到载体11的导电层 18的金属互连件。图276为电路图的实例，显示了在两个芯片之间的界面电路。电路700与800可提供于图 82、83、84、85、87、88、103、104、105、106、108、109、128、129、130、131、132、136、137、 138、139、181、140、182、183、184、185、207、208、209、250、210、211、251、252、253、254、270、 271、272、273或274中所示的前文所述系统级封装或多芯片模块的前文所述芯片68、72和 118中的任何两个中。电路700包含通过金属互连件350连接到电路800的接触点P3与P4 的接触点Pl与P2，其未连接到系统级封装或多芯片模块的任何外部电路，例如前文所述的载体176。电路700进一步包含接触点P5与P6，用于芯片探测测试(CP测试)、内建自我测试或外部信号连接。电路800进一步包含接触点P7与P8，用于芯片探测测试(CP测试)、 内建自我测试或外部信号连接。或者，电路700的接触点P5与P6以及电路800的接触点P7与P8可通过前文所述的焊料凸块或球126，通过前文所述的金属凸块672或通过前文所述的线粘结的线184连接到系统级封装或多芯片模块的外部电路，例如母板、金属衬底、玻璃衬底、陶瓷衬底或前文所述的载体176。在第一替代方案中，电路700可提供于一个芯片68中，且电路800可提供于另一芯片68中。在此情况中，电路700的两个接触点Pl与P2为一个芯片68的层沈和/或34 在一个芯片68中的两个穿透通孔170v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与P4为另一芯片68的层沈和/或34在另一芯片68中的两个穿透通孔170v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。电路700的接触点P5 例如可为互连件或金属迹线35d或35c在前文所述穿透通孔170c或170d底部处的接触点， 连接到前文所述的金属插塞5c或5d，且电路700的接触点P6可为互连件或金属迹线35b 在前文所述的穿透通孔170f底部处的接触点，连接到前文所述的金属插塞5f。或者，电路 700的接触点P5可为互连件或金属迹线35d或35c在前文所述的穿透通孔170c或170d底部处的接触点，连接到前文所述的金属插塞5c或5d，且电路700的接触点P6可为在前文所述支撑物801上的互连件或金属迹线3 的接触点，连接到前文所述的金属插塞5e。或者， 电路700的接触点P5可为在前文所述支撑物801上的互连件或金属迹线3 的接触点，连接到前文所述的金属插塞k，且电路700的接触点P6可为互连件或金属迹线35d或35c在前文所述的穿透通孔170c或170d底部处的接触点，连接到前文所述的金属插塞5c或5d。 连接电路700的接触点Pl与电路800的接触点P3的金属互连件350包含在一个芯片68 中的一个金属插塞5p、在另一芯片68中的一个金属插塞5p以及一个金属互连件1。连接电路700的接触点P2与电路800的接触点P4的金属互连件350包含在一个芯片68中的另一金属插塞5p、在另一芯片68中的另一金属插塞5p以及另一金属互连件1。在第二替代方案中，电路700可提供于一个芯片68中，且电路800可提供于一个芯片72中。在此情况中，电路700的两个接触点Pl与P2可被认为是一个芯片68的层沈和/或34在一个芯片68中的两个穿透通孔170v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与 P4可被认为是一个芯片72的层106和/或114在一个芯片72中的两个穿透通孔164v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。在此情况中，连接电路700的接触点Pl或P2与电路800的接触点P3或P4的金属互连件350可为直接路径(如由下文图297中所示带交叉线的圆圈所表示)，未通过任一金属互连件2而将接触点P3或P4直接向下连接到接触点Pl或P2 ；或间接路径，通过一个金属互连件2将接触点P3或P4连接到接触点Pl或P2。直接路径可包含一种互连件(如完全地穿过具有电路800的芯片72的金属插塞6e)，其将在支撑物802上的接触点P3或P4连接到一个金属互连件1，所述金属互连件1通过一个金属插塞5p (如未完全穿过具有电路 700的芯片68的金属插塞5c、5d或5f)连接到接触点Pl或P2。间接路径可包含通过一个金属插塞6p (如未完全地穿过具有电路800的芯片72的金属插塞6c或6d)连接到接触点 P3或P4的一个互连件2 ；以及通过一个金属插塞6p (如完全地穿过虚拟衬底165的金属插塞6a，或如完全地穿过具有电路800或不具有电路800的芯片72的金属插塞6b)连接到所述一个互连件2且通过一个金属插塞5p (如未完全地穿过具有电路700的芯片68的金属插塞5c、5d或5f)连接到接触点Pl或P2的一个互连件1。此外，在此情况中，提供于一个芯片68中的电路700的接触点P5或P6可被认为是互连件或金属迹线35d、35c或35b在前文所述的穿透通孔170c、170d或170f底部处的接触点，通过一个金属插塞5p (如未完全地穿过具有电路700的芯片68的金属插塞5c、5d 或5f)、通过一个金属互连件1、经由一个金属插塞6p (如完全地穿过虚拟衬底165的金属插塞6a，或如完全地穿过一个芯片72的金属插塞6b)、通过一个金属互连件2、通过一个金属插塞7p (如完全地穿过虚拟衬底158的金属插塞7a，或如完全地穿过一个芯片118的金属插塞7b)、通过一个互连件3，且通过焊料凸块或球126、金属凸块668或线粘结的线184 中一者连接到系统级封装或多芯片模块的外部电路。提供于一个芯片72中的电路800的接触点P7或P8可被认为是互连件或金属迹线55c或55b在前文所述的穿透通孔164c或 164d底部处的接触点，通过一个金属插塞6p (如未完全地穿过具有电路800的芯片72的金属插塞6c或6d)、通过一个金属互连件2、通过一个金属插塞7p (如完全地穿过虚拟衬底 158的金属插塞7a，或如完全地穿过一个芯片118的金属插塞7b)、通过一个互连件3，且通过焊料凸块或球126、金属凸块668或线粘结的线184中一者连接到系统级封装或多芯片模块的外部电路。在第三替代方案中，电路700可提供于一个芯片68中，且电路800可提供于一个芯片118中。在此情况中，电路700的两个接触点Pl与P2为一个芯片68的层26和/或 34在一个芯片68中的两个穿透通孔170v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与P4为一个芯片118的层17和/或19在一个芯片118中的两个穿透通孔156v底部处的两个接触点， 其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。电路700的接触点P5可为互连件或金属迹线35d或35c在前文所述的穿透通孔170c或170d底部处的接触点，连接到前文所述的金属插塞5c或5d，且电路800的接触点P7可为在前文所述支撑物803上的互连件或金属迹线75a的接触点，连接到前文所述的金属插塞7e。或者，电路 700的接触点P6可为在前文所述支撑物801上的互连件或金属迹线35a的接触点，连接到前文所述的金属插塞5e，且电路800的接触点P8可为互连件或金属迹线75d、75c或75b在前文所述的穿透通孔156c、156d或156f底部处的接触点，连接到前文所述的金属插塞7c、 7d或7f。连接电路700的接触点Pl与电路800的接触点P3的金属互连件350包含穿过一个芯片72或虚拟衬底165的一个金属插塞6p，且进一步包含穿过一个芯片118、虚拟衬底158或另一芯片118的一个金属插塞7p。连接电路700的接触点P2与电路800的接触点P4的金属互连件350包含穿过一个芯片72或虚拟衬底165的另一金属插塞6p，且进一步包含穿过一个芯片118、虚拟衬底158或另一芯片118的另一金属插塞7p。在第四种替代方案中，电路700可提供于一个芯片72中，且电路800可提供于另一芯片72中。在此情况中，电路700的两个接触点Pl与P2为一个芯片72的层106和/ 或114在一个芯片72中的两个穿透通孔164v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与P4为另一芯片72的层106和/或114在另一芯片72中的两个穿透通孔164v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。电路700 的接触点P5可为在前文所述支撑物802上的互连件或金属迹线55a的接触点，连接到前文所述的金属插塞6e，其电路800的接触点P7可为互连件或金属迹线55c在前文所述的穿透通孔16 底部处的接触点，连接到前文所述的金属插塞6c。或者，电路700的接触点P6 可为在前文所述支撑物802上的互连件或金属迹线55a的接触点，连接到前文所述的金属插塞6e，且电路800的接触点P8可为互连件或金属迹线55c在前文所述穿透通孔16 底部处的接触点，连接到前文所述的金属插塞6c。连接电路700的接触点Pl与电路800的接触点P3的金属互连件350包含在一个芯片72中的一个金属插塞6p、在另一芯片72中的一个金属插塞6p以及一个金属互连件2。连接电路700的接触点P2与电路800的接触点P4 的金属互连件350包含在一个芯片72中的另一金属插塞6p、在另一芯片72中的另一金属插塞6p以及另一个金属互连件2。在第五替代方案中，电路700可提供于一个芯片72中，且电路800可提供于一个芯片118中。在此情况中，电路700的两个接触点Pl与P2为一个芯片72的层106和/或 114在一个芯片72中的两个穿透通孔164v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与P4为一个芯片118的层17和/或19在一个芯片118中的两个穿透通孔156v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。电路700的接触点P5可为在前文所述支撑物802上的互连件或金属迹线5 的接触点，连接到前文所述的金属插塞6e，且电路800的接触点P7可为互连件或金属迹线75d、75c或7 在穿透通孔156c、156d或156f底部处的接触点，连接到前文所述的金属插塞7c、7d或7f。或者，电路700的接触点P6可为互连件或金属迹线55c或5 在穿透通孔16 或164d底部处的接触点，连接到前文所述的金属插塞6c或6d，且电路800的接触点P8可为在前文所述支撑物803上的互连件或金属迹线75a的接触点，连接到前文所述的金属插塞7e。连接电路 700的接触点Pl与电路800的接触点P3的金属互连件350包含穿过一个芯片118的一个金属插塞7p、虚拟衬底158或另一芯片118。连接电路700的接触点P2与电路800的接触点P4的金属互连件350包含穿过一个芯片118的另一金属插塞7p、虚拟衬底158或另一芯片 118。在第六替代方案中，电路700可提供于一个芯片118中，且电路800可提供于另一芯片118中。在此情况中，电路700的两个接触点Pl与P2为一个芯片118的层17和/或 19在一个芯片118中的两个穿透通孔156v底部处的两个接触点，其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路，且电路800的两个接触点P3与P4为另一芯片118的层17和/或19在另一芯片118中的两个穿透通孔156v底部处的两个接触点， 其中所述两个接触点未连接到系统级封装或多芯片模块的任何外部电路。电路700的接触点P5可为互连件或金属迹线75d在前文所述的穿透通孔156c底部处的接触点，连接到前文所述的金属插塞7c，且电路800的接触点P7可为在前文所述支撑物803上的互连件或金属迹线75a的接触点，连接到前文所述的金属插塞7e。或者，电路700的接触点P6可为互连件或金属迹线75d在前文所述的穿透通孔156c底部处的接触点，连接到前文所述的金属插塞7c，且电路800的接触点P8可为互连件或金属迹线7 在前文所述的穿透通孔156f 底部处的接触点，连接到前文所述的金属插塞7f。连接电路700的接触点Pl与电路800的接触点P3的金属互连件350包含在一个芯片118中的一个金属插塞7p、在另一芯片118中的一个金属插塞7p以及一个金属互连件3。连接电路700的接触点P2与电路800的接触点P4的金属互连件350包含在一个芯片118中的另一金属插塞7p、在另一芯片118中的另一金属插塞7p以及另一个金属互连件3。参看图276，电路700可包含两个芯片间电路200a与200b、两个内部电路200c与 200d、两个芯片外电路57a与57b以及两个测试界面电路333a与333b。电路800可包含两个芯片间电路200e与200f、两个内部电路200g与200h、两个芯片外电路57c与57d以及两个测试界面电路333c与333d。电路700的芯片间电路200a可包含芯片间缓冲器701a与芯片间ESD (静电放电) 电路701b。芯片间缓冲器701a具有第一节点FNl与第二节点SNl，且芯片间ESD电路701b 具有连接到第一节点FNl的节点En。芯片间缓冲器701a可为芯片间接收器，其可为由NMOS 晶体管751a与PMOS晶体管751b构成的变换器。NMOS晶体管751a与PMOS晶体管751b的栅极充作输入节点，其为芯片间缓冲器701a的第一节点FN1。NMOS晶体管751a与PMOS晶体管751b的漏极充作输出节点，其为芯片间缓冲器701a的第二节点SN1。或者，芯片间缓冲器701a可为多级串联芯片间接收器，包含数级变换器。举例来说，参看图277，芯片间缓冲器701a可为两级串联芯片间接收器。两级串联芯片间接收器的第一级584a为由NMOS晶体管751a与PMOS晶体管751b构成的变换器，且两级串联芯片间接收器的第二级584b (最后一级)为由NMOS晶体管751c与PMOS晶体管751d构成的变换器。匪OS晶体管751c的大小大于匪OS晶体管751a的大小，且PMOS晶体管751d的大小大于PMOS晶体管751b的大小。NMOS晶体管751a与PMOS晶体管751b的栅极充作输入节点，其为芯片间缓冲器701a的第一节点FN1。NMOS晶体管751c与PMOS晶体管751d的漏极充作输出节点，其为芯片间缓冲器701a的第二节点SN1。NMOS晶体管751a与PMOS晶体管751b的漏极连接到NMOS晶体管751c与PMOS晶体管751d的栅极。参看图276，电路700的芯片间电路200b可包含芯片间缓冲器702a与芯片间 ESD(静电放电)电路702b。芯片间缓冲器702a具有第一节点FN2与第二节点SN2，且芯片间ESD电路702b具有连接到第二节点SN2的节点En。芯片间缓冲器702a可为芯片间驱动器，其可为由NMOS晶体管752a与PMOS晶体管752b构成的变换器。NMOS晶体管752a 与PMOS晶体管752b的栅极充作输入节点，其为芯片间缓冲器702a的第一节点FN2。NMOS 晶体管752a与PMOS晶体管752b的漏极充作输出节点，其为芯片间缓冲器702a的第二节点 SN2。或者，芯片间缓冲器702a可为多级串联芯片间驱动器，包含数级变换器。举例来说，参看图278，芯片间缓冲器702a可为两级串联芯片间驱动器。两级串联芯片间驱动器的第一级585a为由NMOS晶体管752c与PMOS晶体管752d构成的变换器，且两级串联芯片间驱动器的第二级585b (最后一级)为由NMOS晶体管752a与PMOS晶体管752b构成的变换器。NMOS晶体管752a的大小大于NMOS晶体管752c的大小，且PMOS晶体管752b的大小大于PMOS晶体管752d的大小。NMOS晶体管752c与PMOS晶体管752d的栅极充作输入节点，其为芯片间缓冲器702a的第一节点FN2。NMOS晶体管752a与PMOS晶体管752b的漏极充作输出节点，其为芯片间缓冲器702a的第二节点SN2。NMOS晶体管752c与PMOS晶体管752d的漏极连接到NMOS晶体管752a与PMOS晶体管752b的栅极。参看图276，电路800的芯片间电路200e可包含芯片间缓冲器703a与芯片间 ESD(静电放电)电路703b。芯片间缓冲器703a具有第一节点FN3与第二节点SN3，且芯片间ESD电路70 具有连接到第二节点SN3的节点En。芯片间缓冲器703a可为芯片间驱动器，其可为由NMOS晶体管753a与PMOS晶体管75 构成的变换器。NMOS晶体管753a 与PMOS晶体管75 的栅极充作输入节点，其为芯片间缓冲器703a的第一节点FN3。NMOS 晶体管753a与PMOS晶体管75 的漏极充作输出节点，其为芯片间缓冲器703a的第二节点 SN3。或者，芯片间缓冲器703a可为多级串联芯片间驱动器，包含数级变换器。举例来说，参看图279，芯片间缓冲器703a可为两级串联芯片间驱动器。两级串联芯片间驱动器的第一级586a为由NMOS晶体管753c与PMOS晶体管753d构成的变换器，且两级串联芯片间驱动器的第二级586b (最后一级)为由NMOS晶体管753a与PMOS晶体管75 构成的变换器。NMOS晶体管753a的大小大于NMOS晶体管753c的大小，而PMOS晶体管75 的大小大于PMOS晶体管753d的大小。NMOS晶体管753c与PMOS晶体管753d的栅极充作输入节点，其为芯片间缓冲器703a的第一节点FN3。NMOS晶体管753a与PMOS晶体管75 的漏极充作输出节点，其为芯片间缓冲器703a的第二节点SN3。NMOS晶体管753c与PMOS晶体管753d的漏极连接到NMOS晶体管753a与PMOS晶体管75 的栅极。参看图276，电路800的芯片间电路200f可包含芯片间缓冲器70 与芯片间 ESD(静电放电)电路704b。芯片间缓冲器70 具有第一节点FN4与第二节点SN4，且芯片间ESD电路704b具有连接到第一节点FN4的节点En。芯片间缓冲器70 可为芯片间接收器，其可为由NMOS晶体管75 与PMOS晶体管754b构成的变换器。NMOS晶体管75 与PMOS晶体管754b的栅极充作输入节点，其为芯片间缓冲器70 的第一节点FN4。NMOS 晶体管75 与PMOS晶体管754b的漏极充作输出节点，其为芯片间缓冲器70 的第二节点 SN4。或者，芯片间缓冲器70 可为多级串联芯片间接收器，包含数级变换器。举例来说，参看图观0，芯片间缓冲器70 可为两级串联芯片间接收器。两级串联芯片间接收器的第一级587a为由NMOS晶体管75 与PMOS晶体管754b构成的变换器，且两级串联芯片间接收器的第二级587b (最后一级)为由NMOS晶体管75 与PMOS晶体管754d构成的变换器。NMOS晶体管75 的大小大于NMOS晶体管75 的大小，且PMOS晶体管754d的大小大于PMOS晶体管754b的大小。NMOS晶体管75 与PMOS晶体管754b的栅极充作输入节点，其为芯片间缓冲器70 的第一节点FN4。NMOS晶体管75 与PMOS晶体管754d的漏极充作输出节点，其为芯片间缓冲器70 的第二节点SN4。NMOS晶体管75 与PMOS晶体管754b的漏极连接到NMOS晶体管75 与PMOS晶体管754d的栅极。参看图276，电路700的芯片外电路57a可包含芯片外缓冲器61a与芯片外ESD (静电放电)电路59a。芯片外缓冲器61a具有第一节点FN5与第二节点SN5，且芯片外ESD电路59a具有连接到第一节点FN5的节点En。芯片外缓冲器61a可为芯片外接收器，其可为由NMOS晶体管4205与PMOS晶体管4206构成的变换器。NMOS晶体管4205与PMOS晶体管 4206的栅极充作输入节点，其为芯片外缓冲器61a的第一节点FN5。NMOS晶体管4205与 PMOS晶体管4206的漏极充作输出节点，其为芯片外缓冲器61a的第二节点SN5。或者，芯片外缓冲器61a可为多级串联芯片外接收器，包含数级变换器。举例来说，参看图观1，芯片外缓冲器61a可为两级串联芯片外接收器。两级串联芯片外接收器的第一级42 为由NMOS晶体管4205与PMOS晶体管4206构成的变换器，且两级串联芯片外接收器的第二级425b (最后一级)为由NMOS晶体管4207与PMOS晶体管4208构成的变换器。NMOS晶体管4207的大小大于NMOS晶体管4205的大小，且PMOS晶体管4208的大小大于PMOS晶体管4206的大小。NMOS晶体管4205与PMOS晶体管4206的栅极充作输入节点，其为芯片外缓冲器61a的第一节点FN5。NMOS晶体管4207与PMOS晶体管4208的漏极充作输出节点，其为芯片外缓冲器61a的第二节点SN5。NMOS晶体管4205与PMOS晶体管 4206的漏极连接到NMOS晶体管4207与PMOS晶体管4208的栅极。参看图276，电路700的芯片外电路57b可包含芯片外缓冲器61b与芯片外ESD (静电放电)电路59b。芯片外缓冲器61b具有第一节点FN6与第二节点SN6，且芯片外ESD电路59b具有连接到第二节点SN6的节点En。芯片外缓冲器61b可为芯片外驱动器，其可为由NMOS晶体管4203与PMOS晶体管4204构成的变换器。NMOS晶体管4203与PMOS晶体管 4204的栅极充作输入节点，其为芯片外缓冲器61b的第一节点FN6，且NMOS晶体管4203与 PMOS晶体管4204的漏极充作输出节点，其为芯片外缓冲器61b的第二节点SN6。或者，芯片外缓冲器61b可为多级串联芯片外驱动器，包含数级变换器。举例来说，参看图282，芯片外缓冲器61b可为两级串联芯片外驱动器。两级串联芯片外驱动器的第一级426a为由NMOS晶体管4201与PMOS晶体管4202构成的变换器，且两级串联芯片外驱动器的第二级426b (最后一级)为由NMOS晶体管4203与PMOS晶体管4204构成的变换器。NMOS晶体管4203的大小大于NMOS晶体管4201的大小，且PMOS晶体管4204的大小大于PMOS晶体管4202的大小。NMOS晶体管4201与PMOS晶体管4202的栅极充作输入节点，其为芯片外缓冲器61b的第一节点FN6。NMOS晶体管4203与PMOS晶体管4204的漏极充作输出节点，其为芯片外缓冲器61b的第二节点SN6。NMOS晶体管4201与PMOS晶体管 4202的漏极连接到NMOS晶体管4203与PMOS晶体管4204的栅极。 参看图276，电路800的芯片外电路57c可包含芯片外缓冲器61c与芯片外ESD (静电放电)电路59c。芯片外缓冲器61c具有第一节点FN7与第二节点SN7，且芯片外ESD电路59c具有连接到第二节点SN7的节点En。芯片外缓冲器61c可为芯片外驱动器，其可为由NMOS晶体管4303与PMOS晶体管4304构成的变换器。NMOS晶体管4303与PMOS晶体管 4304的栅极充作输入节点，其为芯片外缓冲器61c的第一节点FN7。NMOS晶体管4303与 PMOS晶体管4304的漏极充作输出节点，其为芯片外缓冲器61c的第二节点SN7。或者，芯片外缓冲器61c可为多级串联芯片外驱动器，包含数级变换器。举例来说，参看图283，芯片外缓冲器61c可为两级串联芯片外驱动器。两级串联芯片外驱动器的第一级427a为由NMOS晶体管4301与PMOS晶体管4302构成的变换器，且两级串联芯片外驱动器的第二级427b (最后一级)为由NMOS晶体管4303与PMOS晶体管4304构成的变换器。NMOS晶体管4303的大小大于NMOS晶体管4301的大小，且PMOS晶体管4304的大小大于PMOS晶体管4302的大小。NMOS晶体管4301与PMOS晶体管4302的栅极充作输入节点，其为芯片外缓冲器61c的第一节点FN7。NMOS晶体管4303与PMOS晶体管4304的漏极充作输出节点，其为芯片外缓冲器61c的第二节点SN7。NMOS晶体管4301与PMOS晶体管 4302的漏极连接到NMOS晶体管4303与PMOS晶体管4304的栅极。参看图276，电路800的芯片外电路57d可包含芯片外缓冲器61d与芯片外ESD (静电放电)电路59d。芯片外缓冲器61d具有第一节点FN8与第二节点SN8，且芯片外ESD电路59d具有连接到第一节点FN8的节点En。芯片外缓冲器61d可为芯片外接收器，其可为由NMOS晶体管4305与PMOS晶体管4306构成的变换器。NMOS晶体管4305与PMOS晶体管 4306的栅极充作输入节点，其为芯片外缓冲器61d的第一节点FN8。NMOS晶体管4305与 PMOS晶体管4306的漏极充作输出节点，其为芯片外缓冲器61d的第二节点SN8。或者，芯片外缓冲器61d可为多级串联芯片外接收器，包含数级变换器。举例来说，参看图观4，芯片外缓冲器61d可为两级串联芯片外接收器。两级串联芯片外接收器的第一级428a为由NMOS晶体管4305与PMOS晶体管4306构成的变换器，且两级串联芯片外接收器的第二级428b (最后一级)为由NMOS晶体管4307与PMOS晶体管4308构成的变换器。NMOS晶体管4307的大小大于NMOS晶体管4305的大小，且PMOS晶体管4308的大小大于PMOS晶体管4306的大小。NMOS晶体管4305与PMOS晶体管4306的栅极充作输入节点，其为芯片外缓冲器61d的第一节点FN8。NMOS晶体管4307与PMOS晶体管4308的漏极充作输出节点，其为芯片外缓冲器61d的第二节点SN8。NMOS晶体管4305与PMOS晶体管 4306的漏极连接到NMOS晶体管4307与PMOS晶体管4308的栅极。图观5为电路图的另一实例。图观5中所示的电路图类似于图276中所示者，但图洲5中所示的芯片间缓冲器701a、702a、703a和70 经设计成具有芯片间三态缓冲器， 其各自包含三态驱动器与三态接收器，代替芯片间接收器与驱动器，且图观5中所示的芯片外缓冲器61a、61b、61c和61d经设计成具有芯片外三态缓冲器，其各自包含三态驱动器与三态接收器，代替芯片外接收器与驱动器。在图285中，电路700的芯片间缓冲器701a可为芯片间三态缓冲器，具有充作芯片间缓冲器701a的第一节点FNl的第一 1/0(输入/输出)节点，且具有充作芯片间缓冲器701a的第二节点Sm的第二 I/O节点。电路700的芯片间缓冲器70 可为芯片间三态缓冲器，具有充作芯片间缓冲器70 的第一节点FN2的第一 I/O节点，且具有充作芯片间缓冲器70 的第二节点SN2的第二 I/O节点。电路800 的芯片间缓冲器703a可为芯片间三态缓冲器，具有充作芯片间缓冲器703a的第一节点FN3 的第一 I/O节点，且具有充作芯片间缓冲器703a的第二节点SN3的第二 I/O节点。电路 800的芯片间缓冲器70 可为芯片间三态缓冲器，具有充作芯片间缓冲器70 的第一节点FN4的第一 I/O节点，且具有充作芯片间缓冲器70 的第二节点SN4的第二 I/O节点。 电路700的芯片外缓冲器61a可为芯片外三态缓冲器，具有充作芯片外缓冲器61a的第一节点FN5的第一 I/O节点，且具有充作芯片外缓冲器61a的第二节点SN5的第二 I/O节点。 电路700的芯片外缓冲器61b可为芯片外三态缓冲器，具有充作芯片外缓冲器61b的第一节点FN6的第一 I/O节点，且具有充作芯片外缓冲器61b的第二节点SN6的第二 I/O节点。 电路800的芯片外缓冲器61c可为芯片外三态缓冲器，具有充作芯片外缓冲器61c的第一节点FN7的第一 I/O节点，且具有充作芯片外缓冲器61c的第二节点SN7的第二 I/O节点。 电路800的芯片外缓冲器61d可为芯片外三态缓冲器，具有充作芯片外缓冲器61d的第一节点FN8的第一 I/O节点，且具有充作芯片外缓冲器61d的第二节点SN8的第二 I/O节点。参看图276或观5，内部电路200c、200d、200g和200h各自可为或非门、与非门、 与门、或门、运算放大器、快闪存储器单元、动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、非挥发性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、磁随机存取存储器(MRAM)单元、读出放大器、模-数(A/D)转换器、 数-模(D/A)转换器、变换器、加法器、多路转换器、双工器、倍增器、互补金属氧化物半导体 (CMOS)装置、双极型CMOS装置、双极电路或模拟电路。内部电路200c、200d、200g和200h各自可包含NMOS晶体管(η型金属氧化物半导体晶体管)，其物理通道宽度与其物理通道长度的比例的范围为例如约0. 1与20，范围为例如约0. 1与10，或范围为例如约0. 2与2。 或者，内部电路200c、200d、200g和200h各自可包含PMOS晶体管(ρ-型金属氧化物半导体晶体管)，其物理通道宽度与其物理通道长度的比例的范围为例如约0. 2与40，范围为例如约0. 2与20，或范围为例如约0. 4与4。芯片间ESD电路70lb、702b、703b和704b，以及芯片外ESD电路59a、59b、59c和59d，各自可包含一个或一个以上ESD (静电放电)单元，各自由两个反向偏压二极管或由PMOS晶体管与NMOS晶体管构成。芯片间缓冲器701a的第一节点FNl可连接到芯片间ESD电路701b的节点En，通过电路700的金属互连件740b连接到测试界面电路333a的第一端子Fl，且通过金属互连件740b连接到电路700的接触点P1。芯片间缓冲器701a的第二节点Sm可通过电路700 的金属互连件740a连接到内部电路200c。芯片间缓冲器702a的第一节点FN2可通过电路700的金属互连件740c连接到内部电路200d。芯片间缓冲器702a的第二节点SN2可连接到芯片间ESD电路702b的节点 En,通过电路700的金属互连件740d连接到测试界面电路333b的第一端子F2，且通过金属互连件740d连接到电路700的接触点P2。芯片间缓冲器703a的第一节点FN3可通过电路800的金属互连件740e连接到内部电路200g。芯片间缓冲器703a的第二节点SN3可连接到芯片间ESD电路703b的节点 En,通过电路800的金属互连件740f连接到测试界面电路333c的第一端子F3，且通过金属互连件740f连接到电路800的接触点P3。芯片间缓冲器704a的第一节点FN4可连接到芯片间ESD电路704b的节点En，通过电路800的金属互连件740h连接到测试界面电路333d的第一端子F4，且通过金属互连件740h连接到电路800的接触点P4。芯片间缓冲器704a的第二节点SN4可通过电路800 的金属互连件线条740g连接到内部电路200h。芯片外缓冲器61a的第一节点FN5可连接到芯片外ESD电路59a的节点En，且通过电路700的金属互连件740j连接到电路700的接触点P5。芯片外缓冲器61a的第二节点SN5可通过电路700的金属互连件740i连接到测试界面电路333a的第二端子Si。芯片外缓冲器61b的第一节点FN6可通过电路700的金属互连件740k连接到测试界面电路333b的第二端子S2。芯片外缓冲器61b的第二节点SN6可连接到芯片外ESD 电路59b的节点En，且通过电路700的金属互连件740m连接到电路700的接触点P6。芯片外缓冲器61c的第一节点FN7可通过电路800的金属互连件740η连接到测试界面电路333c的第二端子S3。芯片外缓冲器61c的第二节点SN7可连接到芯片外ESD 电路59c的节点En，且通过电路800的金属互连件740p连接到电路800的接触点P7。芯片外缓冲器61d的第一节点FN8可连接到芯片外ESD电路59d的节点En，且通过电路800的金属互连件740r连接到电路800的接触点P8。芯片外缓冲器61d的第二节点SN8可通过电路800的金属互连件740q连接到测试界面电路333d的第二端子S4。当电路700提供于芯片68中时，电路700的金属互连件740a、740b、740c、740d、 740i、740j、740k和740m可由芯片68的层26与34以及通孔插塞26a与34a提供；或者， 当电路700提供于芯片72中时，电路700的金属互连件740a、740b、740c、740d、740i、740j、 740k和740m可由芯片72的层106与114以及通孔插塞106a与114a提供；或者，当电路
1700提供于芯片118中时，电路700的金属互连件740a、740b、740c、740d、740i、740j、740k 和740m可由芯片118的层17与19以及通孔插塞17a与19a提供。当电路800提供于芯片68中时，电路800的金属互连件740e、740f、740g、740h、 740n、740p、740q和740r可由芯片68的层洸与；34以及通孔插塞26a与3 提供；或者， 当电路800提供于芯片72中时，电路800的金属互连件740e、740f、740g、740h、740η、740p、 740q和740r可由芯片72的层106与114以及通孔插塞106a与11 提供；或者，当电路 800提供于芯片118中时，电路800的金属互连件740e、740f、740g、740h、740n、740p、740q 和740r可由芯片118的层17与19以及通孔插塞17a与19a提供。小芯片间缓冲器701a、702a、703a和70 被设计于电路700与800中用于电路 700与800之间的信号、时钟或数据传输。在具有电路700的芯片上的芯片间缓冲器(包含芯片间缓冲器701a与70 )的总数可等于或大于例如512，且优选等于或大于例如10M。 在具有电路800的芯片上的芯片间缓冲器(包含芯片间缓冲器703a与70 )的总数可等于或大于例如512，且优选等于或大于例如10M。大芯片外缓冲器61a、61b、61c和61d，例如芯片外驱动器、芯片外接收器或芯片外三态缓冲器，被设计于电路700与800中用于电路测试，和/或用于通过前文所述的焊料块或球126、通过前文所述的金属凸块672或通过前文所述的线粘结的线184进行来自/去往系统级封装或多芯片模块的外部电路(例如母板、金属衬底、玻璃衬底、陶瓷衬底或前文所述载体176)的信号、时钟或数据传输。测试电路为(i)在自晶片锯开或切下具有电路700 或800的芯片前进行的晶片级测试，或(ii)在具有电路700的芯片与具有电路800的芯片互相连接之后的封装级测试(最后测试)。测试界面电路333a与33 被设计于电路700中，且测试界面电路333c与333d 被设计于电路800中。如由芯片间缓冲器701a或70 所见，图276中所示测试界面电路 333a或333d的第一端子Fl或F4处的输出电容小于2pF，例如小于IpF或小于0. 2pF。图 276中所示测试界面电路333a或333d的第一端子Fl或F4的输出负载电容小于2pF，例如小于IpF或小于0. 2pF。如从芯片间缓冲器70 或703a所见，图276中所示测试界面电路 333b或333c的第一端子F2或F3处的输入电容小于2pF，例如小于IpF或小于0. 2pF。图 276中所示测试界面电路33 或333c的第一端子F2或F3的输入负载电容小于2pF，例如小于IpF或小于0. 2pF。如从芯片间缓冲器701a、702a、703a或70 所见，图285中所示测试界面电路333a、333b、333c或333d的第一端子F1、F2、F3或F4处的输入或输出电容小于 2pF，例如小于IpF或小于0. 2pF。图285中所示测试界面电路333a,333b,333c或333d的第一端子F1、F2、F3或F4的输入或输出负载电容小于2pF，例如小于IpF或小于0. 2pF。图 276或观5中所示测试界面电路333a、333b、333c和333d各自可为扫描测试电路，且所述扫描测试电路可用于在自晶片锯开或切下具有电路700或800的芯片之前，经由连接到测试探针的接触点P5、P6、P7或P8进行晶片级测试时或在使用前文所述工艺将具有电路700 的芯片与具有电路800的芯片互相连接之后进行封装级测试(最后测试)时所进行的扫描测试。扫描测试电路被用于通过输入扫描输入(scan-in)信号或输出扫描输出(scan-out) 信号来测试触发器(flip flop)。参看图276或观5，金属互连件350可用于时钟线或互连件，或者信号线或互连件， 例如位线、位元互连件、地址线或地址互连件。
在具有电路700的芯片与具有电路800的芯片之间的并行数据通信中，由两个金属互连件350提供的位线或位元互连件的总数可为2，如图276或285中所示。在此情况中，在具有电路700的芯片与具有电路800的芯片之间的并行数据通信的位宽为2。或者， 在具有电路700的芯片与具有电路800的芯片之间的并行数据通信中的位线或位元互连件的总数可等于或大于4、8、16、32、64、128、256、512或1024 ；这意谓并行数据通信的位宽可等于或大于4、8、16、32、64、128、256、512或1024。应注意的是，在这些替代方案中，只有两个位线或位元互连件350 (及其相应的芯片间缓冲器701a、702a、703a和704a)显示于图 276或285中，而其它位线或位元互连件(及其相应的芯片间缓冲器)并未显示于图276或 285中，但其(及其相应的芯片间缓冲器)设计与图276或285中所示的两个位线或位元互连件350(及其相应的芯片间缓冲器701a、702a、703a和704a)相同。用于位线或位元互连件的金属互连件350各自将电路700的芯片间缓冲器701a或702a连接到电路800的芯片间缓冲器703a或704a。以位宽为1024的情形为例，具有电路700的芯片的1024个芯片间缓冲器(例如701a或702a)连接到1024个位线或位元互连件(例如350)，然后连接到具有电路800的芯片的1024个芯片间缓冲器，例如703a或704a。因此，在具有电路700 的芯片与具有电路800的芯片之间的并行数据通信中与位线或位元互连件连接芯片间缓冲器701a与702a的总数等于所述位线或位元互连件的总数，且也等于与所述位线或位元互连件连接的芯片间缓冲器703a与703a的总数。在具有电路700的芯片与具有电路800 的芯片之间的位线或位元互连件(例如金属互连件350)的数据通信可具有等于或大于例如2、4、8、16、32、64、128、256、512或1024，且优选等于或大于512或1024的数据位宽。参看图276或285，小芯片间ESD电路70 Ib、702b、703b和704b在具有电路700的芯片与具有电路800的芯片之间用于小芯片间缓冲器701a、702a、703a和704a，以供在芯片封装或组装制造期间的静电保护。或者，对于在具有电路700的芯片与具有电路800的芯片之间的小芯片间缓冲器701a、702a、703a和704a，可不需要ESD电路，即，可省略芯片间 ESD电路701b、702b、703b和704b。换句话说，没有ESD电路连接到金属互连件740b、740d、 740f 和 740h。大芯片外缓冲器61a、61b、61c和61d所需的大芯片外ESD电路59a、59b、59c和 59d被设计于电路700与800两者中用于电路测试，和/或用于通过前文所述的焊料块或球126、通过前文所述的金属凸块672或通过前文所述的线粘结的线184进行来自/去往系统级封装或多芯片模块的外部电路(例如母板、金属衬底、玻璃衬底、陶瓷衬底或前文所述载体176)的信号、时钟或数据传输。电路测试为(i)在自晶片锯开或切下具有电路700或 800的芯片前进行的晶片级测试，或(ii)在具有电路700的芯片与具有电路800的芯片互相连接之后的封装级测试(最后测试)。大芯片外ESD电路59a、59b、59c及59d被用于在电路测试，例如晶片级测试或封装级测试(最后测试)期间的静电保护。小芯片间ESD电路701b、702b、703b或704b的大小可分别小于大芯片外ESD电路 59a、59b、59c或59d的大小。举例来说，芯片间ESD电路701b,702b,703b或704b的大小可被定义为芯片间ESD电路701b、702b、703b或704b的负载量或电容，且芯片外ESD电路 59a、59b、59c或59d的大小可被定义为芯片外ESD电路59a、59b、59c或59d的负载量或电容。在一种情况中，小芯片间ESD电路70lb、702b、703b和704b各自具有小于2pF(微微法拉)，例如在0. 01与2pF之间，例如小于0. 5pF，例如在0. 01与0. 5pF之间的大小(负载量或电容)，且大芯片外ESD电路59a、59b、59c和59d各自具有大于2pF，例如在2与IOOpF 之间，例如大于5pF，例如在5与IOOpF之间的大小(负载量或电容)。在另一种情况中，小芯片间ESD电路701b、702b、70;3b及704b各自具有小于lpF，例如在0. 01与IpF之间的大小(负载量或电容)，且大芯片外ESD电路59a、59b、59c及59d各自具有大于lpF，例如在 1与IOOpF之间的大小(负载量或电容)。或者，小芯片间ESD电路701b、702b、70;3b或704b的大小或大芯片外ESD电路59a、 59b、59c或59d的大小可如下文所定义。ESD (静电放电)电路，例如芯片间ESD电路701b、 702b,703b或704b或者芯片外ESD电路59a、59b、59c或59d，可包含一个或一个以上ESD 单元，且ESD单元各自可包含P+有源区与N+有源区，其连接到P+有源区且连接到芯片的I/ 0(输入/输出)接触点或测试接触点，例如图276或285中所示的接触点PU P2、P3、P4、 P5、P6、P7或P8。P+有源区的面积加上N+有源区的面积等于各ESD单元的有效面积。ESD 单元的有效面积合计等于ESD电路的有效面积。如果ESD电路仅由一个ESD单元构成，那么ESD电路多有效面积等于所述唯一 ESD单元的有效面积。如果ESD电路是由多个ESD单元构成，那么ESD电路的有效面积等于并联连接的ESD单元的有效面积的总数。ESD电路的有效面积可用以界定ESD电路的大小。图286到291显示如何计算芯片ESD单元的有效面积以及界定由一个或一个以上ESD单元构成的ESD电路的大小。参看图观6，芯片的静电放电(ESD)单元759可由两个反向偏压二极管5931与 5932构成。图288显示图观6中所示的ESD单元759的横截面图，且图289为显示衍生自图观8中所示ρ-型硅衬底401上表面Z-Z'的ESD单元759的表面形态的俯视透视图。参看图286、288和沘9，ESD单元759包含两个P+有源区757a与757b以及两个 N+有源区758a与758b。P+有源区757a是在ρ-型硅衬底401中的N-阱755内，且N+有源区758a是在ρ-型硅衬底401中。P+有源区757a通过芯片的金属互连件763a连接到芯片的I/O接触点或测试接触点，例如图276或观5中所示的电路700的接触点PI、P2、P3或 P4或者图276或观5中所示的电路800的接触点P5、P6、P7或P8。N+有源区758a通过金属互连件763a连接到P+有源区757a且连接到芯片的I/O接触点或测试接触点。金属互连件763a包含在ρ-型硅衬底401上方的电介质层330上形成的细线金属层660a、在P+有源区757a的接触区域76 上且在电介质层330中形成的第一通孔插塞661，以及在N+有源区758a的接触区域764b上且在电介质层330中形成的第二通孔插塞661。P+有源区757b 是在P-型硅衬底401中，且N+有源区758b是在ρ-型硅衬底401中的N-阱755内。P+有源区757b通过金属互连件76 连接到接地总线，且N+有源区758b通过金属互连件763c 连接到电源总线。金属互连件76 含有在ρ-型硅衬底401上方的电介质层330上形成的细线金属层660b，以及在P+有源区757b的接触区域76 上且在电介质层330中形成的第三通孔插塞661。金属互连件763c含有在ρ-型硅衬底401上方的电介质层330上形成的细线金属层660c，以及在N+有源区758b的接触区域764d上且在电介质层330中形成的第四通孔插塞661。参看图观9，从俯视图看，经连接到芯片的I/O接触点或测试接触点的P+有源区 757a具有被ρ-型硅衬底401中的场氧化物(field oxide) 762包围的面积AR1。从俯视图看，连接到芯片的I/O接触点或测试接触点的N+有源区758a具有被ρ-型硅衬底401中的场氧化物762包围的面积AR2。ESD单元759的有效面积等于面积ARl加上面积AR2。
或者，参看图287，芯片的ESD单元759可由PMOS晶体管681与NMOS晶体管682 构成。图290显示图287中所示的ESD单元759的横截面图，且图291为显示衍生自图290 中所示P-型硅衬底401上表面Z-Z'的ESD单元759的表面形态的俯视透视图。参看图287、290和291，ESD单元759的PMOS晶体管681包含栅极761a以及在栅极761a的两个相对侧处的两个P+有源区757a与757c，且ESD单元759的NMOS晶体管682 包含栅极761b以及在栅极761b的两个相对侧处的两个N+有源区758a与758c。P+有源区 757a是在ρ-型硅衬底401中的N-阱755内，且N+有源区758a是在ρ-型硅衬底401中。 P+有源区757a通过芯片的金属互连件763a连接到芯片的I/O接触点或测试接触点，例如图276或285中所示的电路700的接触点P1、P2、P3或P4，或者图276或285中所示的电路 800的接触点P5、P6、P7或P8。N+有源区758a通过金属互连件763a连接到P+有源区757a 且连接到芯片的I/O接触点或测试接触点。金属互连件763a含有在ρ-型硅衬底401上方的电介质层330上形成的细线金属层660a、在P+有源区757a的接触区域764a上且在电介质层330中形成的第一通孔插塞661，以及在N+有源区758a的接触区域764b上且在电介质层330中形成的第二通孔插塞661。P+有源区757b是在ρ-型硅衬底401中，且N+有源区758b是在ρ-型硅衬底401中的N-阱755内。P+有源区757c是在ρ-型硅衬底401中的N-阱755内，且N+有源区758c是在ρ-型硅衬底401中。N+有源区758c通过芯片的金属互连件763b连接到芯片的接地总线且通过金属互连件763b连接到P+有源区757b，且P+ 有源区757b通过金属互连件763b连接到接地总线。P+有源区757c通过芯片的金属互连件763c连接到芯片的电源总线，且通过金属互连件763c连接到N+有源区758b，且N+有源区758b通过金属互连件763c连接到电源总线。金属互连件763b含有在ρ-型硅衬底401 上方的电介质层330上形成的细线金属层660b、在P+有源区757b的接触区域764c上且在电介质层330中形成的第三通孔插塞661，以及在N+有源区758c的接触区域764e上且在电介质层330中形成的第四通孔插塞661。金属互连件763c含有在ρ-型硅衬底401上方的电介质层330上形成的细线金属层660c、在N+有源区758b的接触区域764d上形成的第五通孔插塞661，以及在P+有源区757c的接触区域764f上形成的第六通孔插塞661。栅极 761a具有接触区域764g，其连接到芯片的电源总线，且通过金属互连件763c连接到接触区域764d与764f。栅极761b具有接触区域764h，其连接到芯片的接地总线，且通过金属互连件763b连接到接触区域764c与764e。参看图291，从俯视图看，连接到芯片的I/O接触点或测试接触点的P+有源区757a 具有被由栅极761a的侧壁748界定的边界以及在场氧化物762与P+有源区757a之间的边缘包围的面积AR3。从俯视图看，连接到芯片的I/O接触点或测试接触点的N+有源区758a 具有被由栅极761b的侧壁749所界定的边界以及在场氧化物762与N+有源区758a之间的边缘包围的面积AR4。ESD单元759的有效面积等于面积AR3加上面积AR4。基于图286到291中所示的前文所述定义或计算，可计算ESD电路的各ESD单元的有效面积，且ESD单元的有效面积合计等于ESD电路的有效面积。如果ESD电路仅由一个ESD单元构成，那么ESD电路多有效面积等于所述唯一 ESD单元的有效面积。如果ESD 电路由多个ESD单元构成，那么ESD电路多有效面积等于并联连接的ESD单元有效面积的总数。因此，可计算芯片间ESD电路701b、702b、703b和704b各自的有效面积以及芯片外ESD电路59a、59b、59c和59d各自的有效面积。举例来说，小芯片间ESD电路70lb、702b、 703b或704b可具有小于1300平方毫米，例如在6. 5与1300平方毫米之间，例如小于325 平方毫米，例如在6. 5与325平方毫米之间的有效面积，且大芯片外ESD电路59a、59b、59c 或59d可具有大于1300平方毫米，例如在1300与65，000平方毫米之间，例如大于3250平方毫米，例如在3250与65，000平方毫米之间的有效面积。或者，小芯片间ESD电路701b、 702b,703b或704b可具有小于650平方毫米的有效面积，且大芯片外ESD电路59a、59b、59c 或59d可具有大于650平方毫米的有效面积。电路700的大芯片外ESD电路59a的大小(其被定义为大芯片外ESD电路59a中一个或一个以上ESD单元的有效面积总数，或大芯片外ESD电路59a的负载量或电容)可为电路700的小芯片间ESD电路701b的大小(其被定义为小芯片间ESD电路701b中一个或一个以上ESD单元的有效面积总数，或小芯片间ESD电路701b的负载量或电容)的超过 3倍、10倍、25倍或50倍，例如在3与50倍之间。电路700的大芯片外ESD电路59b的大小(其被定义为大芯片外ESD电路59b中一个或一个以上ESD单元的有效面积总数，或大芯片外ESD电路59b的负载量或电容)可为电路700的小芯片间ESD电路702b的大小(其被定义为小芯片间ESD电路702b中一个或一个以上ESD单元的有效面积总数，或小芯片间ESD电路702b的负载量或电容)的超过 3倍、10倍、25倍或50倍，例如在3与50倍之间。电路800的大芯片外ESD电路59c的大小(其被定义为大芯片外ESD电路59c中一个或一个以上ESD单元的有效面积总数，或大芯片外ESD电路59c的负载量或电容)可为电路800的小芯片间ESD电路70 的大小(其被定义为小芯片间ESD电路70 中一个或一个以上ESD单元的有效面积总数，或小芯片间ESD电路70 的负载量或电容)的超过 3倍、10倍、25倍或50倍，例如在3与50倍之间。电路800的大芯片外ESD电路59d的大小(其被定义为大芯片外ESD电路59d中一个或一个以上ESD单元的有效面积总数，或大芯片外ESD电路59d的负载量或电容)可为电路800的小芯片间ESD电路704b的大小(其被定义为小芯片间ESD电路704b中一个或一个以上ESD单元的有效面积总数，或小芯片间ESD电路704b的负载量或电容)的超过 3倍、10倍、25倍或50倍，例如在3与50倍之间。参看图276，芯片间缓冲器70 或703a的大小可以芯片间缓冲器70 或703a的负载或负载量为特征。芯片间缓冲器70 或703a的负载或负载量为芯片间缓冲器70 或703a的总等效电容负载。芯片间缓冲器70 或703a的负载或负载量(电容)，例如图 278或279中所示的两级串联芯片间驱动器的最后一级变换器58 或586b的负载或负载量(电容)(其中NMOS晶体管75 或753a与PMOS晶体管752b或75 的漏极连接到接触点P2或P3)，可小于IOpF,例如在0. OlpF与IOpF之间或在0. IpF与5pF之间；小于2pF，例如在0. OOlpF与2pF之间；或小于lpF，例如在0. OlpF与IpF之间。芯片间缓冲器701a或 70 的大小可以芯片间缓冲器701a或70 的输入电容(负载量)为特征，而芯片间缓冲器701a或70 的输入电容(负载量)可小于10pF，例如在0. OlpF与IOpF之间或在0. IpF 与5pF之间；小于2pF，例如在0. OOlpF与2pF之间；或小于lpF，例如在0. OlpF与IpF之间。参看图观5，芯片间缓冲器70la、702a、703a或70 的大小可以芯片间缓冲器701a,702a,703a或704a的负载或负载量为特征。芯片间缓冲器701a、702a、703a或704a 的负载或负载量为芯片间缓冲器701a、702a、703a或704a的总等效电容负载。芯片间缓冲器701a、702a、703a或704a的负载或负载量(电容)，例如多级串联三态缓冲器的最后一级三态驱动器的负载或负载量(电容)(其中NMOS晶体管与PMOS晶体管的漏极连接到接触点PU P2、P3或P4)，可小于10pF，例如在0. OlpF与IOpF之间或在0. IpF与5pF之间；小于2pF，例如在0. OOlpF与2pF之间；或小于lpF，例如在0. OlpF与IpF之间。参看图276，芯片外缓冲器61b或61c的大小可以芯片外缓冲器61b或61c的负载或负载量为特征。芯片外缓冲器61b或61c的负载或负载量为芯片外缓冲器61b或61c 的总等效电容负载。芯片外缓冲器61b或61c的负载或负载量(电容)，例如图282或283 中所示的多级串联芯片外驱动器的最后一级驱动器426b或427b的负载或负载量(电容) (其中NMOS晶体管4203或4303与PMOS晶体管4204或4304的漏极连接到接触点P6或 P7)，可大于10pF，例如在IOpF与IOOpF之间；大于2pF，例如在2与IOOpF之间；或大于 IpF,例如在IpF与IOOpF之间。芯片外缓冲器61a或61d的大小可以芯片外缓冲器61a或 61d的输入电容(负载量)为特征，而芯片外缓冲器61a或61d的输入电容(负载量)可大于IOpF,例如在IOpF与IOOpF之间；大于2pF，例如在2与IOOpF之间；或大于IpF,例如在 IpF与IOOpF之间。参看图285，芯片外缓冲器61a、61b、61c或61d的大小可以芯片外缓冲器61a、 61b,61c或61d的负载或负载量为特征。芯片外缓冲器61a、61b、61c或61d的负载或负载量为芯片外缓冲器61a、61b、61c或61d的总等效电容负载。芯片外缓冲器61a、61b、61c或 61d的负载或负载量(电容)，例如多级串联三态缓冲器的最后一级三态驱动器的负载或负载量(电容)(其中NMOS晶体管与PMOS晶体管的漏极连接到接触点P5、P6、P7或P8)，可大于10pF，例如在IOpF与IOOpF之间；大于2pF，例如在2与IOOpF之间；或大于lpF，例如在IpF与IOOpF之间。图276或285中所示的芯片外缓冲器61b的负载或负载量(电容)是图276或285 中所示的芯片间缓冲器702a的负载或负载量(电容)的超过3倍、10倍、25倍或50倍，例如在3与100倍之间。图276或285中所示的芯片外缓冲器61c的负载或负载量(电容) 是图276或285中所示的芯片间缓冲器703a的负载或负载量(电容)的超过3倍、10倍、 25倍或50倍，例如在3与100倍之间。参看图276或285，芯片间缓冲器702a或703a的大小可以芯片间缓冲器702a或 703a的峰值驱动电流为特征，而芯片外缓冲器61b或61c的大小可以芯片外缓冲器61b或 61c的峰值驱动电流为特征。芯片外缓冲器61b或61c的峰值驱动电流是芯片间缓冲器 702a或703a的峰值驱动电流的超过3倍、10倍、25倍或50倍，例如在3与100倍之间。举例来说，就图276中所示的芯片间缓冲器702a来说，当PMOS晶体管752b开启， 且NMOS晶体管752a关闭时，由芯片间缓冲器702a驱动的前文所述负载或负载量以充电电流充电。当NMOS晶体管752a开启，且PMOS晶体管752b关闭时，由芯片间缓冲器702a驱动的前文所述负载或负载量以放电电流放电。NMOS晶体管752a或PMOS晶体管752b的峰值带电或放电电流(偏压的函数)可用以确定芯片间缓冲器702a的峰值驱动电流。就图 276中所示的芯片外缓冲器61b来说，当PMOS晶体管4204开启，且NMOS晶体管4203关闭时，由芯片外缓冲器61b驱动的前文所述负载或负载量以充电电流充电。当NMOS晶体管4203开启，且PMOS晶体管4204关闭时，由芯片外缓冲器61b驱动的前文所述负载或负载量以放电电流放电。NMOS晶体管4203或PMOS晶体管4204的峰值带电或放电电流(偏压的函数)可用以确定芯片外缓冲器61b的峰值驱动电流。芯片外缓冲器61b的峰值驱动电流是芯片间缓冲器702a的峰值驱动电流的超过3倍、10倍、25倍或50倍，例如在3与100倍之间。参看图276或285，芯片间缓冲器702a或703a的大小可以芯片间缓冲器702a或 703a的最后一级驱动器中晶体管的导通电阻为特征，而芯片外缓冲器61b或61c的大小可以芯片外缓冲器61b或61c的最后一级驱动器中晶体管的导通电阻为特征。芯片外缓冲器 61b或61c的导通电阻是芯片间缓冲器702a或703a的导通电阻的超过3倍、10倍、25倍或 50倍，例如在3与100倍之间。举例来说，就图276中所示的芯片间缓冲器702a来说，当PMOS晶体管752b开启， 且NMOS晶体管752a关闭时，由芯片间缓冲器702a驱动的前文所述负载或负载量经充电， 且PMOS晶体管752b相当于具有导通电阻的电阻器。当NMOS晶体管752a开启，且PMOS晶体管752b关闭时，由芯片间缓冲器702a驱动的前文所述负载或负载量经放电，且NMOS晶体管752a相当于具有导通电阻的电阻的电阻器。NMOS晶体管752a或PMOS晶体管752b的导通电阻(偏压的函数)可用以表征芯片间缓冲器702a的大小。就图276中所示的芯片外缓冲器61b来说，当PMOS晶体管4204开启，且NMOS晶体管4203关闭时，由芯片外缓冲器61b驱动的前文所述负载或负载量经充电，且PMOS晶体管4204相当于具有导通电阻的电阻器。当NMOS晶体管4203开启，且PMOS晶体管4204关闭时，由芯片外缓冲器61b驱动的前文所述负载或负载量经放电，且NMOS晶体管4203相当于具有导通电阻的电阻器。NMOS 晶体管4203或PMOS晶体管4204的导通电阻(偏压的函数)可用以表征芯片外缓冲器61b 的大小。参看图276或285，芯片间缓冲器701a、702a、703a或704a的大小或者芯片外缓冲器61a、61b、61c或61d的大小可以NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。图292或293显示如何确定或计算NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度。图292或293显示可为PMOS晶体管或NMOS晶体管的MOS晶体管(金属氧化物半导体晶体管)的俯视图。参看图292，芯片的MOS晶体管包含在芯片的半导体衬底中的有源区600、扩散区；在半导体衬底中且环绕有源区600的场氧化物区602 ；在场氧化物区602上且横越有源区600的栅极604 ；以及在有源区600与栅极604间的栅极氧化物(未图示)。 有源区600可界定为在栅极604 —侧处的源极606与在栅极604另一侧处的漏极608。栅极604的材料可为多晶硅、金属硅化物或上述材料的复合层，且金属硅化物可为NiSi、CoS、 TiSi2或WSi。或者，栅极604的材料可为金属，例如W、WN、TiN, Ta、TaN, Mo或合金，或上述材料的复合层。栅极氧化物的材料可为氧化硅或高k氧化物，例如含有Hf的氧化物。含有Hf的氧化物可为Hf02、HfSi0N或HfSiO。参考标记W被定义为MOS晶体管的物理通道宽度，横跨扩散区600的栅极604的长度；参考标记L被定义为MOS晶体管的物理通道长度， 在扩散区600上的栅极604的宽度。参看图293，或者，MOS晶体管可包含具有在一个或一个以上扩散区600上的多个部分601-60^的栅极604。参考标记W1-Wn被定义为栅极604的各部分604^60^的物理通道宽度，横跨扩散区600的栅极604的各部分601-60^的长度；参考标记L被定义为栅极 604的部分601-60^中一者的物理通道长度，在扩散区600上的栅极604的部分604^60^ 中一者的宽度。在此情况中，MOS晶体管的物理通道宽度为栅极604的各部分601-60^的物理通道宽度W1-Wn的总和，而MOS晶体管的物理通道长度为栅极604的部分604^60^中一者的物理通道长度L。因此，如图292或四3中所示的MOS晶体管的物理通道宽度与物理通道长度的定义可适用于本文中所述的各种特征/结构。图276中所示的芯片间缓冲器70 的大小可以NMOS晶体管75 或PMOS晶体管 752b的物理通道宽度与物理通道长度的比例为特征。如所示，NMOS晶体管75 与PMOS晶体管752b的漏极可通过金属互连件线740d连接到电路700的接触点P2。如果芯片间缓冲器70 为图278中所示的两级串联芯片间驱动器，那么芯片间缓冲器70 的大小可以最后一级驱动器58 中的NMOS晶体管75 或PMOS晶体管75 的物理通道宽度与物理通道长度的比例为特征，且NMOS晶体管75 与PMOS晶体管752b的漏极通过金属互连件740d 连接到电路700的接触点P2。NMOS晶体管75 的物理通道宽度与物理通道长度的比例可例如在1与50之间，且在示范性实施例中，所述比例可在1与20之间。PMOS晶体管752b 的物理通道宽度与物理通道长度的比例可为适当数值，例如在1与100之间，在示范性实施例中，所述比例可在1与40之间。图276中所示的芯片间缓冲器703a的大小可以NMOS晶体管753a或PMOS晶体管 753b的物理通道宽度与物理通道长度的比例为特征。如所示，NMOS晶体管753a与PMOS晶体管75 的漏极可通过金属互连件740f连接到电路800的接触点P3。如果芯片间缓冲器 703a为图279中所示的两级串联芯片间驱动器，那么芯片间缓冲器703a的大小可以最后一级驱动器58 中的NMOS晶体管753a或PMOS晶体管75 的物理通道宽度与物理通道长度的比例为特征，且NMOS晶体管753a与PMOS晶体管75 的漏极通过金属互连件740f连接到电路800的接触点P3。NMOS晶体管753a的物理通道宽度与物理通道长度的比例可例如在1与50之间，且在示范性实施例中，所述比例可在1与20之间。PMOS晶体管75 的物理通道宽度与物理通道长度的比例可例如在1与100之间，且在示范性实施例中，所述比例可在1与40之间。图276中所示的芯片外缓冲器61b的大小可以NMOS晶体管4203或PMOS晶体管 4204的物理通道宽度与物理通道长度的比例为特征。如所示，NMOS晶体管4203与PMOS晶体管4204的漏极可通过金属互连件740m连接到电路700的接触点P6。如果芯片外缓冲器 61b为图282中所示的两级串联芯片外驱动器，那么芯片外缓冲器61b的大小可以最后一级驱动器42 中的NMOS晶体管4203或PMOS晶体管4204的物理通道宽度与物理通道长度的比例为特征，且NMOS晶体管4203与PMOS晶体管4204的漏极通过金属互连件740m连接到电路700的接触点P6。NMOS晶体管4203的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000之间，且在示范性实施例中，所述比例可大于50，例如在50与 300之间。PMOS晶体管4204的物理通道宽度与物理通道长度的比例可例如大于60，例如在 60与40，000之间，且在示范性实施例中，所述比例可大于100，例如在100与600之间。在示范性实施例中，NMOS晶体管4203的物理通道宽度与物理通道长度的比例可为NMOS晶体管75 的物理通道宽度与物理通道长度的比例的例如超过3倍、10倍、25倍或50倍，例如在3与100倍之间。此外，在示范性实施例中，PMOS晶体管4204的物理通道宽度与物理通道长度的比例可为PMOS晶体管752b的物理通道宽度与物理通道长度的比例的例如超过3 倍、10倍、25倍或50倍，例如在3与100倍之间。图276中所示的芯片外缓冲器61c的大小可以NMOS晶体管4303或PMOS晶体管 4304的物理通道宽度与物理通道长度的比例为特征。如所示，NMOS晶体管4303与PMOS晶体管4304的漏极可通过金属互连件740p连接到电路800的接触点P7。如果芯片外缓冲器61c为图观3中所示的两级串联芯片外驱动器，那么芯片外缓冲器61c的大小可以最后一级驱动器427b中的NMOS晶体管4303或PMOS晶体管4304的物理通道宽度与物理通道长度的比例为特征，且NMOS晶体管4303与PMOS晶体管4304的漏极通过金属互连件740p 连接到电路800的接触点P7。NMOS晶体管4303的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000之间，且在示范性实施例中，所述比例可大于50，例如在 50与300之间。PMOS晶体管4304的物理通道宽度与物理通道长度的比例可例如大于60， 例如在60与40，000之间，且在示范性实施例中，所述比例可大于100，例如在100与600之间。NMOS晶体管4303的物理通道宽度与物理通道长度的比例可为NMOS晶体管753a的物理通道宽度与物理通道长度的比例的例如超过3倍、10倍、25倍或50倍，例如在3与100 倍之间。PMOS晶体管4304的物理通道宽度与物理通道长度的比例可为PMOS晶体管75 的物理通道宽度与物理通道长度的比例的例如超过3倍、10倍、25倍或50倍，例如在3与 100倍之间。图观5中所示的芯片间缓冲器701a或70 的大小可以芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，三态驱动器可通过金属互连件740b或740d连接到电路700的接触点Pl或P2。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如在1与50之间，且在示范性实施例中在1与20之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可例如在1与100之间，且在示范性实施例中在1与40之间。如果图观5中所示的芯片间缓冲器701a或70 为多级三态缓冲器，那么芯片间缓冲器701a或70 的大小可以多级三态缓冲器最后一级三态驱动器中的NMOS晶体管或 PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，最后一级三态驱动器可通过金属互连件740b或740d连接到电路700的接触点Pl或P2。最后一级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如在1与50之间，且在示范性实施例中，所述比例可在1与20之间。最后一级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可在1与100之间，且在示范性实施例中，所述比例可在1与40 之间。图观5中所示的芯片间缓冲器703a或70 的大小可以芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，三态驱动器可通过金属互连件740f或740h连接到电路800的接触点P3或P4。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例在1与50之间，且在示范性实施例中在1与20之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例在1与100之间，且在示范性实施例中可在1与40之间。如果图观5中所示的芯片间缓冲器703a或70 为多级三态缓冲器，那么芯片间缓冲器703a或704a的大小可以在多级三态缓冲器最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，最后一级三态驱动器可通过金属互连件740f或740h连接到电路800的接触点P3或P4。最后一级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如在1与50之间，且在示范性实施例中可在1与20之间。最后一级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可例如在1与100之间，且在示范性实施例中可在1与40之间。图285中所示芯片外缓冲器61a或61b的大小可以芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，三态驱动器可通过金属互连件740j或740m连接到电路700的接触点P5或P6。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000 之间，且在示范性实施例中，此比例可大于50，例如在50与300之间。三态驱动器的PMOS 晶体管的物理通道宽度与物理通道长度的比例可例如大于60，例如在60与40，000之间，且在示范性实施例中可大于100，例如在100与600之间。如果图285中所示的芯片外缓冲器61a或61b为多级三态缓冲器，那么芯片外缓冲器61a或61b的大小可以在多级三态缓冲器最后一级三态驱动器中的NMOS晶体管或 PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，最后一级三态驱动器可通过金属互连件740 j或740m连接到电路700的接触点P5或P6。最后一级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000 之间，且在示范性实施例中，此比例可大于50，例如在50与300之间。最后一级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可大于60，例如在60与40，000之间，且在示范性实施例中可大于100，例如在100与600之间。图285中所示芯片外三态缓冲器61a或61b的三态驱动器(在最后一级处)的 NMOS晶体管的物理通道宽度与物理通道长度的比例可为图285中所示芯片间三态缓冲器 701a或702a的三态驱动器(在最后一级处)的NMOS晶体管的物理通道宽度与物理通道长度的比例的例如超过3倍、10倍、25倍或50倍，例如在3与100倍之间。图285中所示芯片外三态缓冲器61a或61b的三态驱动器(在最后一级处)的PMOS晶体管的物理通道宽度与物理通道长度的比例可为图285中所示芯片间三态缓冲器701a或702a的三态驱动器 (在最后一级处)的PMOS晶体管的物理通道宽度与物理通道长度的比例的例如超过3倍、 10倍、25倍或50倍，例如在3与100倍之间。图285中所示芯片外缓冲器61c或61d的大小可以芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，三态驱动器可通过金属互连件740p或740r连接到电路800的接触点P7或P8。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000 之间，且在示范性实施例中可大于50，例如在50与300之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于60，例如在60与40，000之间，且在示范性实施例中，此比例可大于100，例如在100与600之间。如果图285中所示的芯片外缓冲器61c或61d为多级三态缓冲器，那么芯片外缓冲器61c或61d的大小可以在多级三态缓冲器最后一级三态驱动器中的NMOS晶体管或 PMOS晶体管的物理通道宽度与物理通道长度的比例为特征。如所示，最后一级三态驱动器可通过金属互连件740p或740r连接到电路800的接触点P7或P8。最后一级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于30，例如在30与20，000 之间，且在示范性实施例中，此比例可大于50，例如在50与300之间。最后一级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比例可例如大于60，例如在60与40，000 之间，且在示范性实施例中可大于100，例如在100与600之间。图285中所示芯片外三态缓冲器61c或61d的三态驱动器(在最后一级处)的 NMOS晶体管的物理通道宽度与物理通道长度的比例可为图285中所示芯片间三态缓冲器 703a或704a的三态驱动器(在最后一级处)的NMOS晶体管的物理通道宽度与物理通道长度的比例的例如超过3倍、10倍、25倍或50倍，例如在3与100倍之间。图285中所示芯片外三态缓冲器61c或61d的三态驱动器(在最后一级处)的PMOS晶体管的物理通道宽度与物理通道长度的比例可为图285中所示芯片间三态缓冲器703a或704a的三态驱动器 (在最后一级处)的PMOS晶体管的物理通道宽度与物理通道长度的比例的例如超过3倍、 10倍、25倍或50倍，例如在3与100倍之间。参看图294，或者，电路700的内部电路200c可通过电路700的金属互连件740a 连接到芯片外缓冲器61a的第二节点SN5，无需穿过电路700得任何芯片间电路与任何测试界面电路。电路800的内部电路200g可通过电路800的金属互连件740e连接到芯片外缓冲器61c的第一节点FN7，无需穿过电路800的任何芯片间电路与任何测试界面电路。与图 276的电路图相比较，芯片间电路200a与200e以及测试界面电路333a与333c可被省略。 由与指示图276中的元件相同的参考编号指示的图294中的元件具有与图276中所示元件相同的材料与规格。参看图295，或者，电路700的内部电路200c可通过电路700的金属互连件740a 连接到芯片外缓冲器61a的第二节点SN5，无需穿过电路700的任何芯片间电路与任何测试界面电路。电路800的内部电路200g可通过电路800的金属互连件740e连接到芯片外缓冲器61c的第一节点FN7，无需穿过电路800的任何芯片间电路与任何测试界面电路。与图285的电路图相比较，芯片间电路200a与200e以及测试界面电路333a与333c可被省略。由与指示图276与285中的元件相同的参考编号指示的图295中的元件具有与图276 与285中所示元件相同的材料与规格。图296为显示以沿图296中Q-Q线切割的横截面图所示的前文所述系统级封装或多芯片模块 555、555b、555c、555e、555g、555h、555s、555u、555v、555w、555y、555z、556a、 556c、556d、556e、556g或556h的芯片68、虚拟衬底62、金属插塞5p(包含金属插塞5a到 5f)和金属互连件1(包含金属互连件Ia与lb)的布置的示意性俯视透视图的实例。参看图296，芯片68被放置在虚拟衬底62中所形成的开孔62a内，且包封/间隙充填材料64 是在各自具有横向距离或间距Dl的间隙4中以及在各自具有横向距离或间距D2的间隙8 中形成。未包围斜线的中空圆圈表示金属插塞5p，如前文所述的金属插塞5a，其在虚拟衬底62中形成且穿过虚拟衬底62，并连接到上覆的金属互连件1 (如前文所述的金属互连件 la)，接触载体11的导电层18的下伏接触点。包围三角形的圆圈表示金属插塞5p，如前文所述的金属插塞5b，其在芯片68中形成且穿过芯片68，并连接到上覆的金属互连件1 (如前文所述的金属互连件la)，接触载体11的导电层18的下伏接触点。包围斜线的圆圈表示金属插塞5p，如前文所述的金属插塞5c、5d或5f，其在芯片68中形成并连接到上覆的金属互连件1 (如前文所述的金属互连件Ia或lb)，接触在芯片68中下伏的互连件或金属迹线，如前文所述的互连件或金属迹线35d、35c或35b。包围交叉线的圆圈表示金属插塞5p， 如前文所述的金属插塞k，其在芯片68中形成且穿过芯片68，并连接到上覆的金属互连件 1(如前文所述的金属互连件lb)，将芯片68中在支撑物(如前文所述支撑物801)上的互连件或金属迹线(如前文所述的互连件或金属迹线35a)向下连接到载体11的导电层18 的下伏接触点。图297为显示以沿图四7中Q-Q线切割的横截面图所示的前文所述系统级封装或多芯片模块 555、555b、555c、555e、555g、555h、555j、555m、555n、555o、555q、555r、555s、 555u、555v、555w、555y、555z、556a、556c、556d、556e、556g 或 55Μι 的芯片 72、虚拟衬底 165、 金属插塞6p (包含金属插塞6a到6e)和金属互连件2 (包含金属互连件加与2b)的布置的示意性俯视透视图的实例。参看图四7，芯片72被放置在虚拟衬底165中所形成的开孔 165a内，且包封/间隙充填材料98是在各自具有横向距离或间距D4的间隙如中，以及在各自具有横向距离或间距D5的间隙8a中形成。未包围斜线的中空圆圈表示金属插塞6p， 如前文所述的金属插塞6a，其在虚拟衬底165中形成且穿过虚拟衬底165，并连接到上覆的金属互连件2，接触下伏的金属互连件1，如前文所述的金属互连件lb。包围三角形的圆圈表示金属插塞6p，如前文所述的金属插塞6b，其在芯片72中形成且穿过芯片72，并连接到上覆的金属互连件2 (如前文所述的金属互连件2a)，接触下伏的金属互连件1，如前文所述的金属互连件la。包围斜线的圆圈表示金属插塞6p，如前文所述的金属插塞6c或6d，其在芯片72中形成，并连接到上覆的金属互连件2 (如前文所述的金属互连件加)，接触在芯片 72中的下伏的互连件或金属迹线，如前文所述的互连件或金属迹线55c或55b。包围交叉线的圆圈表示金属插塞6p，如前文所述的金属插塞6e，其在芯片72中形成且穿过芯片72， 并连接到上覆的金属互连件2 (如前文所述的金属互连件2b)，将芯片72中在支撑物(如前文所述支撑物80 上的互连件或金属迹线(如前文所述的互连件或金属迹线55a)向下连接到下伏的金属互连件1，如前文所述的金属互连件lb。图298为显示以沿图四8中Q-Q线切割的横截面图所示的前文所述系统级封装或多芯片模块 555、555b、555c、555e、555g、555h、555j、555m、555n、555o、555q、555r、555s、 555u、555v、555w、555y、555z、556a、556c、556d、556e、556g 或 556h 的芯片 118、虚拟衬底 165、金属插塞7p (包含金属插塞7a到7f)和金属互连件3 (包含金属互连件3a、;3b和3c) 的布置的示意性俯视透视图的实例。参看图四8，芯片118被放置在虚拟衬底158中所形成的开孔158a内，且包封/间隙充填材料138是在各自具有横向距离或间距D7的间隙4b 中，以及在各自具有横向距离或间距D8的间隙8b中形成。未包围斜线的中空圆圈表示金属插塞7p，如前文所述的金属插塞7a，其在虚拟衬底158中形成且穿过虚拟衬底158，并连接到上覆的金属互连件3 (如前文所述的金属互连件3c)，接触下伏的金属互连件2。包围三角形的圆圈表示金属插塞7p，如前文所述的金属插塞7b，其在芯片118中形成且穿过芯片118，并连接到上覆的金属互连件3 (如前文所述的金属互连件3a)，接触下伏的金属互连件2，如前文所述的金属互连件2a。包围斜线的圆圈表示金属插塞7p，如前文所述的金属插塞7c、7d或7f，其在芯片118中形成，并连接到上覆的金属互连件3 (如前文所述的金属互连件3a或3b)，接触在芯片118中的下伏的互连件或金属迹线，如前文所述的互连件或金属迹线75d、75c或75b。包围交叉线的圆圈表示金属插塞7p，如前文所述的金属插塞7e，其在芯片118中形成且穿过芯片118，并连接到上覆的金属互连件3 (如前文所述的金属互连件 3c)，将芯片118中在支撑物(如前文所述的支撑物803)上的互连件或金属迹线(如前文所述的互连件或金属迹线75a)向下连接到下伏的金属互连件2，如前文所述的金属互连件
2b ο图 82、84、103、105、128、130、136、138、181、183、207、209、250、252、270 或 272 中所示的系统级封装或多芯片模块，或者图83、85、88、104、106、109、129、131、132、137、139、 140、182、184、185、208、210、211、251、253、254、271、273 或 274 中所示的多芯片封装可用
于广泛多种电子装置中，包含(但不限于)例如电话、无线电话、移动式电话、智能电话、上网本(netbook computer)、笔记本计算机、数字式照相机、数字式摄像机、数字式相框、个人数字助理(PDA)、手持式个人计算机、便携式个人计算机、电子书、数字书、桌上型计算机、平板与平板触摸计算机、汽车电子产品、移动式互联网装置(MID)、移动式电视、投影机、移动式投影机、微型投影机(Pico projector)、智能投影机、三维(3D)视频显示器、3D电视(3D TV)、3D视频游戏机、移动式计算机装置、移动式计算机电话(也称为移动式电话计算机或移动式个人计算机电话，其为结合并提供计算机与电话的功能的装置或系统)，或例如用于云计算(cloud computing)的高性能和/或低功率计算机或服务器。已讨论的组件、步骤、特征、利益和优点仅为说明。其中任一者及其相关论述都不打算以任何方式限制保护的范围。也涵盖许多其它实施例。这些实施例包含具有较少、附加和/或不同组件、步骤、特征、利益和优点的实施例。这些实施例也包含组件和/或步骤是以不同方式布置和/或定序的实施例。在阅读本发明时，所属领域技术人员将理解，本发明的实施例，例如本文中所述结构的设计和/或方法的控制，可在硬件、软件、固件或其任何组合以及在一个或一个以上网络上施行。适当软件可包含关于进行设计和/或控制经定制RF脉波串的施行的方法与技术(及其部分)的计算机可读或机器可读的指令。可利用任何适当的软件语言(机器相关性或与机器无关)。另外，本发明的实施例可被包含在各种信号(例如，如经由无线RF或 IR通信链路传输或自互联网下载的信号)中或由各种信号所携带。除非另外规定，否则本说明书中陈述的所有测量值、数值、等级、位置、量值、大小和其它规格(包含在上文权利要求中)都为近似而非精确的；其打算具有合理范围，所述范围与其所涉及的功能且与其所属领域中的惯例一致。另外，除非另作规定，否则所提供的数字范围打算包含所述下限与上限值。此外，除非另作规定，否则所有材料选择与数字值都为优选实施例的代表例，且可使用其它范围和/或材料。保护的范围仅受权利要求书限制，且当根据本说明书和上文的审查历史解释时， 此范围打算且应解释为如同与权利要求书中所用语言的一般意义一致一样宽广，且涵盖其所有结构和功能等效物。
权利要求
1.一种系统级封装，其包括 载体；在所述载体上方的第一芯片，其中所述第一芯片包括具有在1与50微米之间的厚度的第一半导体衬底、在所述第一半导体衬底的底表面下的第一金属层，以及在所述第一半导体衬底的所述底表面下且在所述第一金属层上方的电介质层；在所述载体上方的第二芯片，其中所述第二芯片包括第二半导体衬底，其中所述第二半导体衬底具有实质上与所述第一半导体衬底的上表面共平面的上表面，其中所述第二芯片与所述第一芯片分开；间隙充填材料，其被安置在所述第一芯片与所述第二芯片之间的间隙中； 第一金属插塞，其在所述第一芯片中，其中所述第一金属插塞穿过所述第一半导体衬底和所述电介质层，且接触所述第一金属层；第一绝缘材料，其包围所述第一金属插塞，其中所述第一绝缘材料被所述第一半导体衬底包围；第一电介质结构，其在所述第一半导体衬底的所述上表面上、在所述第二半导体衬底的所述上表面上以及在所述间隙充填材料上；第一金属互连件，其在所述第一电介质结构中且在所述第一芯片上方，其中所述第一金属互连件连接到所述第一金属插塞；第三芯片，其在所述第一电介质结构上方且在所述第一金属互连件上方，其中所述第三芯片包括具有在1与50微米之间的厚度的第三半导体衬底；第二金属插塞，其在所述第三芯片中，其中所述第二金属插塞穿过所述第三芯片，且接触所述第一金属互连件；第二绝缘材料，其包围所述第二金属插塞，其中所述第二绝缘材料被所述第三半导体衬底包围；第二电介质结构，其在所述第三半导体衬底的上表面上；和第二金属互连件，其在所述第二电介质结构中且在所述第三芯片上方，其中所述第二金属互连件连接到所述第二金属插塞。
2.根据权利要求1所述的系统级封装，其中所述载体包括硅衬底、玻璃衬底、陶瓷衬底、金属衬底和有机聚合物衬底中一者。
3.根据权利要求1所述的系统级封装，其中所述第一芯片包括以下一者中央处理单元CPU芯片；图形处理单元GPU芯片；数字信号处理DSP芯片；快闪存储器芯片；动态随机存取存储器DRAM芯片；静态随机存取存储器SRAM芯片；无线局域网络WLAN芯片；基带芯片；逻辑芯片；模拟芯片；电源装置；调节器；电源管理装置；全球定位系统GPS芯片；蓝牙芯片；和芯片上系统S0C，其包括中央处理单元CPU电路区块、图形处理单元GPU电路区块、 数字信号处理DSP电路区块、存储器电路区块、基带电路区块、蓝牙电路区块、全球定位系统GPS电路区块、无线局域网络WLAN电路区块和调制解调器电路区块中一者或一者以上。
4.根据权利要求1所述的系统级封装，其中所述第一半导体衬底的所述厚度是在2与 20微米之间。
5.根据权利要求1所述的系统级封装，其中所述第二金属插塞进一步接触所述第三芯片的第二金属层，其中所述第二金属层是在所述第三半导体衬底之下。
6.根据权利要求1所述的系统级封装，其进一步包括在所述第二芯片中的第三金属插塞，其中所述第三金属插塞穿过所述第二半导体衬底且接触所述第二芯片的第二金属层， 其中所述第二金属层是在所述第二半导体衬底的底表面之下，其中所述第一金属互连件进一步在所述第二芯片上方，且连接到所述第三金属插塞。
7.根据权利要求1所述的系统级封装，其中所述第一金属插塞穿过所述第一芯片，且接触所述载体的接触点。
8.根据权利要求1所述的系统级封装，其进一步包括在所述第一芯片中的第三金属插塞、在所述第二芯片中的第四金属插塞，以及在所述第一电介质结构中且在所述第一与第二芯片上方的第三金属互连件，其中所述第三金属插塞穿过所述第一半导体衬底且接触所述第一芯片的第二金属层，其中所述第二金属层是在所述第一半导体衬底的所述底表面之下，其中所述第四金属插塞穿过所述第二半导体衬底且接触所述第二芯片的第三金属层， 其中所述第三金属层是在所述第二半导体衬底的底表面之下，其中所述第三金属互连件连接所述第三金属插塞和所述第四金属插塞。
9.根据权利要求1所述的系统级封装，其中所述第一芯片具有与所述第二芯片的电路设计不同的电路设计。
10.根据权利要求1所述的系统级封装，其进一步包括在所述载体上方且在所述间隙中的虚拟衬底，其中所述虚拟衬底具有实质上与所述第一半导体衬底的所述上表面共平面的上表面，其中所述第一电介质结构进一步在所述虚拟衬底的所述上表面上。
11.根据权利要求1所述的系统级封装，其进一步包括连接到所述第二金属互连件的金属凸块，其中所述金属凸块包括锡、铜、镍和金中一者。
12.根据权利要求1所述的系统级封装，其中所述第一金属互连件包括信号迹线、电源迹线和接地迹线中一者。
13.根据权利要求1所述的系统级封装，其中所述第一绝缘材料包括在所述第一金属插塞的侧壁上且在所述第一金属层的上表面上的侧壁电介质层，其中所述第一金属插塞被所述侧壁电介质层包围。
14.根据权利要求1所述的系统级封装，其中所述第二绝缘材料包括在所述第三半导体衬底中的绝缘环，其中所述第二金属插塞穿过所述绝缘环且被其包围。
15.根据权利要求1所述的系统级封装，其中所述第二金属插塞包括电镀铜和包围所述电镀铜的含钛或含钽层。
16.根据权利要求1所述的系统级封装，其中所述第一金属互连件包括电镀铜层以及在所述电镀铜层的多个侧壁和底部处的含钛或含钽层，其中所述电镀铜层是在所述第一电介质结构中以及在所述第一芯片上方。
17.根据权利要求1所述的系统级封装，其中所述第一金属互连件包括电镀铜层以及在所述电镀铜层的底部处但不在所述电镀铜层的任何侧壁处的含钛或含钽层，其中所述电镀铜层是在所述第一电介质结构中以及在所述第一芯片上方。
18.根据权利要求1所述的系统级封装，其进一步包括在所述第三芯片中的第三金属插塞，其中所述第三金属插塞穿过所述第三半导体衬底且接触所述第三芯片的第二金属层，其中所述第二金属层是在所述第三半导体衬底的底表面之下，其中所述第二金属互连件进一步连接到所述第三金属插塞。
19.根据权利要求18所述的系统级封装，其中在所述第一与第三芯片之间的并行数据通信中位线的总数大于128，且所述位线中的一者是由所述第一、第二和第三金属插塞以及所述第一和第二金属互连件提供。
20.根据权利要求1所述的系统级封装，其中所述第一金属互连件具有实质上与所述第一电介质结构的上表面共平面的上表面。
全文摘要
本发明描述系统级封装或多芯片模块，其可包含在载体上方的多层芯片与多层虚拟衬底、未完全地或完全地穿过所述多层芯片且完全地穿过所述多层虚拟衬底的多个穿透通孔、在所述穿透通孔中的多个金属插塞，以及在所述多层芯片之间的连接到所述金属插塞的多个金属互连件。所述多层芯片可通过所述金属插塞和所述金属互连件互相连接，或连接到外部电路或结构，例如母板、球栅格阵列BGA衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
文档编号H01L21/98GK102473684SQ201080032884
公开日2012年5月23日 申请日期2010年7月22日 优先权日2009年7月30日
发明者李进源, 林茂雄 申请人:米辑电子股份有限公司