专利名称：芯片封装体及其形成方法
技术领域：
本发明涉及芯片封装体，且特别是涉及发光芯片的芯片封装体。
背景技术：
芯片封装制作工艺是形成电子产品过程中的一重要步骤。芯片封装体除了将芯片 保护于其中，使免受外界环境污染外，还提供芯片内部电子元件与外界的电连接通路。如何以低地成本来有效率地形成品质可靠的芯片封装体成为重要课题。
发明内容
本发明的目的在于一种芯片封装体及其形成方法，以解决上述问题。为了达到上述目的，本发明提供一种芯片封装体，其包括一承载基底，具有一上表 面及相反的一下表面，及具有一第一侧面及一第二侧面；一芯片，设置于该承载基底的该上 表面上，该芯片具有一第一电极及一第二电极；一第一沟槽，自该承载基底的该上表面朝该 下表面延伸，且自该第一侧面朝该承载基底的内部延伸；一第一导电层，位于该第一沟槽 的一侧壁上，该第一导电层不与该第一侧面共平面且隔有一第一最短距离，且该第一导电 层与该第一电极电连接；一第二沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第 二侧面朝该承载基底的内部延伸；以及一第二导电层，位于该第二沟槽的一侧壁上，该第二 导电层不与该第二侧面共平面且隔有一第二最短距离，且该第二导电层与该第二电极电连 接。本发明还提供一种芯片封装体的形成方法，其包括提供一承载晶片，包括由多条 预定切割道所划分的多个区域；在该些预定切割道的位置上形成多个穿孔，贯穿该承载晶 片的一上表面及相反的一下表面；在该承载晶片上形成一导电材料层，该导电材料层延伸 在该些穿孔的侧壁上；将该导电材料层图案化为彼此分离的多个导电层，并使该些导电层 不与该些预定切割道接触；提供多个芯片，分别具有一第一电极及一第二电极；将该些芯 片分别对应地设置于该些区域上，每一该些区域上放置有至少一该些芯片，其中每一该些 芯片的该第一电极及该第二电极分别与该些芯片所在的该些区域中的其中两个该些导电 层电连接；以及沿着该些预定切割道切割该承载晶片以分离出多个芯片封装体。
图IA-图IG显示本发明一实施例的芯片封装体的一系列制作工艺立体示意图；图2A-图2E显示相应于图IA-图IG实施例的芯片封装体的一系列制作工艺剖视 图；图3A-图3E显示本发明一实施例的芯片封装体的一系列制作工艺剖视图；图4A-图4C显示本发明一实施例中，在穿孔中形成图案化导电层的一系列制作工 艺上视图；图5A及图5B显示本发明实施例的芯片封装体的立体示意图6A显示本发明一实施例的芯片封装体的立体示意图；图6B显示本发明一实施例的芯片封装体的剖视图。主要元件符号说明10 芯片封装体；100 承载晶片(或承载基底)；100a、100b 表面；IOOcUOOd 侧面；102 穿孔；102a、102b、102c、102d 沟槽；102， 孔洞；104 绝缘层；106、106a、106b、106c、106d 导电层；108 芯片；108a、108b 电极；302 凹陷；402 晶种层；404、4(Ma 光致抗蚀剂层；600 电路板；600a 表面；602a、602b 接垫；604a、604b 导电结构；A、R 区域；SC 切割道；dl、d2 距离。
具体实施例方式以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供 许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为 制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用 重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例 及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上 时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。图IA-图IG显示本发明一实施例的芯片封装体的一系列制作工艺立体示意图。图 2A-图2E显示相应于图IA-图IG实施例的芯片封装体的一系列制作工艺剖视图。以下，将 配合图IA-图IG及图2A-图2E说明本发明一实施例的芯片封装体的形成方法及结构。如图IA所示，提供承载晶片100，其上可定义有多个预定切割道SC，其将承载晶片 100划分成多个区域。承载晶片100具有上表面IOOa及相反的下表面100b。承载晶片100 可例如包括半导体材料或陶瓷材料。例如，承载晶片100可为硅晶片。或者，承载晶片100 可包括氧化铝或氮化铝等材质。
图IB显示图IA中区域A的放大立体图，用以说明此实施例的芯片封装体的后续 制作工艺。应注意的是，以下所说明的制作工艺不限于仅对区域A的部分进行。在一实施 例中，较佳的是同时对承载晶片100的所有区域进行相似或相同的制作工艺，经后续沿着 预定切割道SC切割承载晶片100后，可形成多个具有侧壁接点(sidewall contact)的芯 片封装体。如图IB所示，切割道SC在区域A中围出一区域R。在后续制作工艺中，将在区域 R上设置芯片与形成导电通路，并将沿切割道SC切割承载晶片100以分离出数个芯片封装 体。接着，如图IC所示，在承载晶片100中的这些预定切割道SC的位置上形成多个贯 穿承载晶片100的上表面IOOa及下表面IOOb的穿孔102。穿孔102的形成方式例如包括 光刻及蚀刻制作工艺。在一实施例中，穿孔102可在同一蚀刻制作工艺中一次形成。在另 一实施例中，穿孔102是分段形成。例如，请参照图2A，可先形成自承载晶片100的上表面 IOOa朝下表面IOOb延伸的孔洞102，。接着，如图2B所示，自相反的下表面IOOb薄化承载 晶片100(例如，通过化学机械研磨(CMP)或研磨(grinding)等方式)薄化承载晶片100 以露出背景形成的孔洞102’，形成贯穿承载晶片100的穿孔102。在后续制作工艺中，将在 穿孔102的侧壁上形成导电层以形成穿基底导电结构。在后续切割步骤之后，穿基底导电 结构可作为芯片封装体的侧壁接点。如图ID及图2C所示，在于穿孔102的侧壁上形成导电层之前，可选择性于穿孔 102的侧壁上形成绝缘层104以避免后续形成的导电层间发生短路。然应注意的是，例如当 承载晶片100的材质为绝缘材料时，可视情况将绝缘层104的形成省去。绝缘层104除了 形成在穿孔102的侧壁上之外，也可延伸至承载晶片100的其他表面上，如图2C所示。绝缘层104的材质可例如为环氧树脂、防焊材料、或其他适合的绝缘物质，例如无 机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、或前述的组合；或也可为有机高 分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB，道氏化学公 司)、聚对二甲￥ (parylene)、蔡聚合物(polynaphthalenes)(fluorocarbons) > 丙烯酸酯(acrylates)等。绝缘层104的形成方式可包含涂布方式，例如旋转涂布(spin coating)、喷涂(spray coating)、或淋幕涂布(curtain coating)，或其他适合的沉积方 式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强式化 学气相沉积、快速热化学气相沉积、或常压化学气相沉积等制作工艺。在一实施例中，承载 晶片100为一硅晶片，而绝缘层104可为对硅晶片进行热氧化制作工艺而得的氧化硅层。接着，如图IE及图2D所示，在承载晶片100上形成导电材料层，其延伸在穿孔102 的侧壁上。接着，将导电材料层图案化为彼此分离的多个图案化导电层106，并使这些导电 层106不与预定切割道SC接触。如图IE所示，穿孔102中的图案化导电层106皆仅覆盖 于部分的穿孔侧壁上。这些图案化导电层106皆不覆盖于预定的切割道SC上。因此，在 后续切割承载晶片100以分离出多个芯片封装体时，切割刀所切割的部分将不含这些导电 层，可避免切割刀受损。此外，更重要的是，图案化导电层106将不会于切割晶片的过程中 受到拉扯，可有效避免图案化导电层剥落(peeling)。上述穿孔中的图案化导电层的形成方式将配合图4A-图4C所示的一系列制作工 艺上视图作说明。然应注意的是，图4A-图4C仅举例说明穿孔中的图案化导电层的其中一种形成方式，其形成方式不限于此。如图4A所示，首先于穿孔102的侧壁上形成绝缘层104，并接着于绝缘层104上形 成晶种层402。晶种层402可例如以物理气相沉积法形成，其材质例如为铜。此外，晶种层 402与承载晶片100之间较佳形成有扩散阻障层(未显示)，其材质例如是TiW或TiCu，可 避免铜扩散进入承载晶片100，并可增加晶种层402与承载晶片100 (或绝缘层104)之间的 粘着性。接着，如图4A所示，在晶种层402上顺应性形成光致抗蚀剂层404。光致抗蚀剂层 404可为可电镀光致抗蚀剂，因而可通过电镀的方式(例如，以晶种层402为电极)而顺应 性地形成于晶种层402之上。接着，如图4B所示，将光致抗蚀剂层404图案化而使预定切割道SC所经过的区域 附近的光致抗蚀剂层404被移除，使预定切割道SC所经过的区域附近的晶种层402露出。 通常，可电镀光致抗蚀剂为负型光致抗蚀剂，因此可以遮蔽物盖住预定切割道SC所经过的 区域附近，并对露出的光致抗蚀剂层404照光而使其固化。接着，可洗去未照光的光致抗蚀 剂而形成图案化光致抗蚀剂层4(Ma。接着，如图4C所示，以图案化后的光致抗蚀剂层40 为掩模对晶种层402进行蚀 刻，露出的晶种层402经移除后便形成了图案化晶种层40加。之后，可移除图案化光致抗蚀剂层40 ，并以图案化晶种层40 为电极，通过电 镀制作工艺而于图案化晶种层40 上形成导电材料以形成图案化导电层，例如是图IE所 示的导电层106。应注意的是，在一实施例中，晶种层402除了位于穿孔102中，还可延伸在承载晶 片100的表面之上。此时，可同时将延伸在承载晶片100表面上的晶种层图案化以形成所 需的导电图案。因此，在形成图案化导电层106的制作工艺期间，可同时在承载晶片100上 形成各种线路布局(例如，形成线路重布层)，以作为随后将设置的芯片的导电线路。如图 2D所示，可在形成不与切割道SC接触的导电层106的同时，也定义出延伸在承载晶片100 的表面IOOa及/或IOOb上的导电线路。例如，可定义出与芯片或导电凸块电连接的导电 线路。请参照图IF及图2D，接着提供多个芯片108，分别具有第一电极108a及第二电极 108b。将这些芯片108分别对应地设置在区域R之上。在一实施例中，每一区域R上皆放 置有至少一芯片108。芯片108的第一电极108a及第二电极108b分别与区域R中的至少 其中两个导电层电连接。如图IF及图2D所示，芯片108的第一电极108a及第二电极108b 例如分别与这些导电层106中的第一导电层106a及第二导电层106b电连接。芯片108例 如可为发光芯片，例如是发光二极管芯片。芯片108也可为其他类型的芯片，例如是影像感 测芯片等等。在一实施例中，可在区域R上设置数个发光芯片以例如形成发光芯片阵列。接着，沿着图IF中所示的预定切割道SC切割承载晶片100以分离出多个芯片封 装体。由于本形成于预定切割道SC上的导电材料层在图案化步骤之后已移除，因此切割过 程中不会切割到导电材料层，可避免切割刀损坏，并有效防止图案化导电层106因切割刀 的拉扯而剥落，可提升元件的可靠度与合格率。图IG显示其中一芯片封装体10的立体示 意图。如图IG及图2E所示，芯片封装体10包括承载基底100(即部分的承载晶片100，因此续以标号100指称)。承载基底100具有上表面IOOa及下表面100b，以及第一侧面 IOOc及第二侧面100d。芯片108设置于承载基底100之上，且具有第一电极108a及第二 电极108b (如图2E所示)。此外，原先形成于承载晶片中的穿孔102在经历承载晶片的切 割步骤之后，成为了数个沟槽，例如是图IG中所示的沟槽102a、102b、102c、及102d。如图IG所示，此实施例的芯片封装体10包括第一沟槽102a，自上表面IOOa朝下 表面IOOb延伸，且自第一侧面IOOc朝承载基底100的内部延伸。芯片封装体10还包括第 二沟槽102b，自上表面IOOa朝下表面IOOb延伸，且自第二侧面IOOd朝承载基底100的内 部延伸。如图IG及图2E所示，芯片封装体10包括第一导电层106a，其位于第一沟槽10 的侧壁上，且不与第一侧面IOOc共平面而隔有一第一最短距离dl。第一导电层106a还与 芯片108的第一电极108a电连接，如图2E所示。相似地，芯片封装体10包括第二导电层106b，其位于第二沟槽102b的侧壁上，且 不与第二侧面IOOd共平面而隔有一第二最短距离d2。第二导电层106b还与芯片108的第 二电极108b电连接，如图2E所示。在图IG的实施例中，形成于沟槽中的导电层可作为芯片封装体10的侧壁接点。虽 然，此实施例以形成四个侧壁接点为例，然在其他实施例中可形成更多或更少的侧壁接点， 端视所需应用而定。例如，当芯片108为发光二极管芯片时，至少需形成两个侧壁接点。此外，在图IG的实施例中，第一侧面IOOc与第二侧面IOOd相对。S卩，第一沟槽 102a中与第一电极108a电连接的第一导电层106a与第二沟槽102b中与第二电极108b电 连接的第二导电层106b相对设置。然而，本发明实施例不限于此。在其他实施例中，第一 侧面IOOc及第二侧面IOOd大抵互相垂直，如图5A的立体示意图所示。在另一实施例中， 第一侧面IOOc及第二侧面IOOd为实质上的同一侧面，如图5B的立体示意图所示。本发明实施例的芯片封装体可有许多其他变化。图3A-图3E显示本发明一实施 例的芯片封装体的一系列制作工艺剖视图。此实施例与图IA-图1G、图2A-图2E所示实施 例相似，主要差异在于进一步于承载晶片100中形成数个凹陷302。如图3A所示，凹陷302 的形成方式可与孔洞102’相似。在一实施例中，凹陷302与孔洞102’同时形成。接着，如图:3B所示，可以类似制作工艺薄化承载晶片100以形成穿孔102。并接着 如图3C所示，选择性于承载晶片100上形成绝缘层104，并定义出数个图案化导电层，例如 包括导电层106a及106b。导电层可进一步延伸进入凹陷302中，用以与后续设置于其中的 芯片形成导电通路。如图3D所示，可在凹陷302中设置至少一芯片108。在此实施例中，设置多个芯片 108。在一实施例中，芯片108为发光芯片。在此情形下，延伸在凹陷302的侧壁上的导电 层106a及106b还可充当反射层，进一步提升芯片封装体的发光亮度。接着，如图3E所示，沿着预定切割道SC切割承载晶片以形成数个芯片封装体。同 样地，在此实施例中，沟槽中的导电层106a及106b内缩而不与芯片封装体的侧面共平面。 因此切割过程中不会切割到导电材料层，可避免切割刀损坏，并有效防止图案化导电层因 切割刀的拉扯而剥落，可提升元件的可靠度与合格率。本发明实施例的芯片封装体还可进一步设置于电路板上。如图6A所示，可将芯片 封装体设置于电路板600之上。电路板600例如为印刷电路板，其表面600a上可具有第一接垫602a及第二接垫602b。接着，分别于侧壁接点(即导电层106a及106b)与第一接垫602a及第二接垫602b之间的界面上形成导电结构604a及604b。导电结构604a及604b可 例如为具导电性的焊料，除了可粘着固定图案化导电层与接垫之外，还可形成其间的导电 通路。由于导电结构604a及604b的形成位置位于芯片封装体的侧壁上，因此可较容易地 观察到焊接制作工艺或导体沉积制作工艺是否成功，并可即时修正与调整制作工艺条件， 可提高制作工艺合格率。在一实施例中，所封装的芯片108为发光芯片，其出光表面例如为 上表面。在此情形下，电路板600的表面600a的法向量大抵平行于芯片108的出光表面的 法向量。本发明实施例的具有侧壁接点的芯片封装体还可以其他方式设置封装于电路板 上。如图6B所示，可将芯片封装体立起，并设置在电路板600之上。可通过导电结构604a 形成第一导电层106a与第一接垫602a之间的导电通路。相似地，可通过导电结构604b形 成第二导电层106b与第二接垫602b之间的导电通路。在一实施例中，所封装的芯片108 为发光芯片，其出光表面例如为上表面。在此情形下，电路板600的表面600a的法向量大 抵垂直于芯片108的出光表面的法向量。本发明实施例的芯片封装体具有许多优点。例如，通过将穿孔形成在切割道上，可 大幅节省承载晶片(例如，硅晶片)的使用面积，且还可形成侧壁接点，方便各种封装方式 进行。此外，通过图案化穿孔中的导电层，使之不与切割道接触，可提升制作工艺合格率及 封装体可靠度。虽然结合以上数个较佳实施例揭露了本发明，然而其并非用以限定本发明，任何 所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作任意的更动与润饰， 因此本发明的保护范围应以附上的权利要求所界定的为准。
权利要求
1.一种芯片封装体，包括承载基底，具有上表面及相反的下表面，及具有第一侧面及第二侧面；芯片，设置于该承载基底的该上表面或该下表面上，该芯片具有第一电极及第二电极；第一沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第一侧面朝该承载基底 的内部延伸；第一导电层，位于该第一沟槽的一侧壁上，该第一导电层不与该第一侧面共平面且隔 有第一最短距离，且该第一导电层与该第一电极电连接；第二沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第二侧面朝该承载基底 的内部延伸；以及第二导电层，位于该第二沟槽的一侧壁上，该第二导电层不与该第二侧面共平面且隔 有第二最短距离，且该第二导电层与该第二电极电连接。
2.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面相对。
3.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面大抵互相垂直。
4.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面为同一侧面。
5.如权利要求1所述的芯片封装体，还包括绝缘层，其位于该第一导电层与该承载基 底之间。
6.如权利要求1所述的芯片封装体，还包括绝缘层，其位于该第二导电层与该承载基 底之间。
7.如权利要求1所述的芯片封装体，还包括凹陷，自该上表面朝该下表面延伸，其中该 芯片设置于该凹陷的一底部之上。
8.如权利要求1所述的芯片封装体，其中该芯片为发光芯片。
9.如权利要求8所述的芯片封装体，还包括电路板，其具有第一接垫及第二接垫，位于 该电路板的一表面上，其中该承载基底设置于该电路板之上，且该第一导电层及该第二导 电层分别电连接至该第一接垫及该第二接垫。
10.如权利要求9所述的芯片封装体，其中该发光芯片的一出光表面的一法向量大抵 平行于该电路板的该表面的一法向量。
11.如权利要求9所述的芯片封装体，其中该发光芯片的一出光表面的一法向量大抵 垂直于该电路板的该表面的一法向量。
12.一种芯片封装体的形成方法，包括提供一承载晶片，其包括由多条预定切割道所划分的多个区域；在该些预定切割道的位置上形成多个穿孔，贯穿该承载晶片的一上表面及相反的一下 表面；在该承载晶片上形成一导电材料层，该导电材料层延伸在该些穿孔的侧壁上；将该导电材料层图案化为彼此分离的多个导电层，并使该些导电层不与该些预定切割 道接触；提供多个芯片，分别具有第一电极及第二电极；将该些芯片分别对应地设置于该些区域上，每一该些区域上放置有至少一该些芯片， 其中每一该些芯片的该第一电极及该第二电极分别与该些芯片所在的该些区域中的其中两个该些导电层电连接；以及沿着该些预定切割道切割该承载晶片以分离出多个芯片封装体。
13.如权利要求12所述的芯片封装体的形成方法，其中该些穿孔的形成方法包括自该承载晶片的该些预定切割道的位置上形成多个孔洞，该些孔洞自该承载晶片的该 上表面朝该下表面延伸；以及自该下表面薄化该承载晶片以露出该些孔洞。
14.如权利要求13所述的芯片封装体的形成方法，还包括于该承载晶片中形成多个凹 陷，该些凹陷自该上表面朝该下表面延伸，其中该些芯片分别设置于对应的该些凹陷的底 部上。
15.如权利要求14所述的芯片封装体的形成方法，其中该些凹陷与该些孔洞同时形成。
16.如权利要求12所述的芯片封装体的形成方法，还包括于该导电材料层与该承载晶 片之间形成一绝缘层。
17.如权利要求12所述的芯片封装体的形成方法，其中该些芯片包括发光芯片。
18.如权利要求17所述的芯片封装体的形成方法，还包括提供一电路板，具有第一接垫及第二接垫，位于该电路板的一表面上；以及 将其中一该些芯片封装体设置于该电路板上，使该芯片的该第一电极及该第二电极分 别电连接至该第一接垫及该第二接垫。
19.如权利要求18所述的芯片封装体的形成方法，其中该电路板的该表面的一法向量 大抵平行于该发光芯片的一出光表面的一法向量。
20.如权利要求18所述的芯片封装体的形成方法，其中该电路板的该表面的一法向量 大抵垂直于该发光芯片的一出光表面的一法向量。
全文摘要
本发明公开一种芯片封装体及其形成方法，该芯片封装体包括承载基底，具有上表面、下表面、第一侧面、及第二侧面；芯片，设置于上表面上，具有第一电极及第二电极；第一沟槽，自上表面朝下表面延伸，且自第一侧面朝承载基底的内部延伸；第一导电层，位于第一沟槽的侧壁上，不与第一侧面共平面且隔有第一最短距离，且与第一电极电连接；第二沟槽，自上表面朝下表面延伸，且自第二侧面朝承载基底的内部延伸；以及第二导电层，位于第二沟槽的侧壁上，不与第二侧面共平面且隔有第二最短距离，且与第二电极电连接。
文档编号H01L23/48GK102130071SQ201110007938
公开日2011年7月20日 申请日期2011年1月14日 优先权日2010年1月14日
发明者刘沧宇, 吴上义 申请人:精材科技股份有限公司