芯片封装体及其形成方法

专利名称：芯片封装体及其形成方法
技术领域：
本发明涉及芯片封装体及其形成方法，且特别涉及具有多种芯片的芯片封装体及 其形成方法。
背景技术：
随着电子产品朝向轻、薄、短、小发展的趋势，半导体芯片的封装结构也朝向多芯 片封装(multi-chip package,MCP)结构发展，以达到多功能和高性能要求。多芯片封装结 构是将不同类型的半导体芯片，例如逻辑芯片、类比芯片、控制芯片或存储器芯片，整合在 单一封装基底之上。然而，随着需整合的芯片数量上升，将多芯片二维地整合在封装基底(如硅基底) 上会造成封装体体积无法有效缩小，且亦会占去过多面积而造成制作成本增加。此外，已知 封装方式还有信号传递速度不佳的问题。此外，由于需于有限面积中整合多个芯片，芯片设置位置的精准度，以及芯片封装 体的材料可靠度亦亟需获得改善。

发明内容
本发明一实施例提供一种芯片封装体，包括半导体基底，具有上表面及相反的下 表面；穿孔，贯穿半导体基底的上表面及下表面；第一芯片，设置于半导体基底的上表面 上；导电层，位于穿孔的侧壁上，且电性连接至第一芯片；第一绝缘层，位于半导体基底的 上表面上；第二绝缘层，位于半导体基底的下表面上，其中第二绝缘层的材料不同于第一绝 缘层；以及接合结构，设置于半导体基底的下表面上。本发明一实施例提供一种芯片封装体的形成方法，包括提供半导体基底，具有上 表面及相反的下表面；在半导体基底中形成穿孔，穿孔贯穿半导体基底的上表面及下表面； 在穿孔的侧壁上形成导电层；在半导体基底的上表面上设置第一芯片，第一芯片与导电层 电性连接；在半导体基底的上表面上形成第一绝缘层；在半导体基底的下表面上形成第二 绝缘层，其中第二绝缘层的材料不同于第一绝缘层；以及在半导体基底的下表面上设置接 合结构。


图1A-1K显示本发明一实施例的芯片封装体的一系列工艺剖面图。图2A-2C显示本发明实施例中，自对准阻挡墙与芯片的配置方式的上视示意图。图3A-3B显示本发明一实施例中的芯片封装体中，形成绝缘层的工艺剖面图。图4显示本发明一实施例的芯片封装体的剖面图。附图标记说明100 半导体基底；100a、100b 表面；
102 -、穿孔；
102a 孔洞；
104 -、介电层；
106 -、导电层；
107 -、自对准阻挡墙；
107a、107b、107c、107d 部分；
108、116 芯片；
108a 接垫；
110a、110b、114 绝缘层
Ilia、llla，、lllb、lllb，
112 -、线路重布层；
116a 焊球；
118 -、底胶；
120、120a 接合结构；
404 -、金属垫；
406 -、盖板。
具体实施例方式以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许 多可供应用的发明构思，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制 造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重 复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及 /或结构之间具有任何关连性。再者，当述及第一材料层位于第二材料层上或之上时，包括 第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。图1A-1K显示本发明一实施例的芯片封装体的一系列工艺剖面图。如图1A所示， 提供半导体基底100，其具有上表面100a及相反的下表面100b。半导体基底100可包括硅 基底、硅晶片、或其他半导体材料的基底。或者，半导体基底亦可为半导体芯片，例如包括逻 辑运算芯片、微机电系统芯片、微流体系统芯片、或利用热、光线及压力等物理变化量来测 量的物理传感器芯片、射频元件芯片、加速计芯片、陀螺仪芯片、微制动器芯片、表面声波元 件芯片、压力传感器芯片、喷墨头芯片、发光元件芯片、或太阳能电池芯片等。接着，在半导体基底中形成贯穿上表面及下表面的穿孔。在一实施例中，可例如以 光刻蚀刻的方式直接形成贯穿上表面及下表面的穿孔。或者，亦可如图1A与图1B所示，先 自半导体基底100的上表面100a形成朝下表面100b延伸的孔洞102a。接着，自半导体基 底100的下表面100b薄化半导体基底100而使孔洞102a自下表面100b露出，而形成穿孔 102。即采先蚀刻再薄化的两段式工艺形成贯穿半导体基底100的上表面100a及下表面 100b的穿孔102。虽然，显示于图1B的穿孔102的侧壁大抵与上表面100a及下表面100b 垂直，然在其他实施例中，可视需求，通过工艺条件的调整(例如，蚀刻剂及/或蚀刻方式的 选择)而使穿孔102的侧壁倾斜于上表面100a及/或下表面100b。请接着参照图1C，由于在后续工艺中，将在穿孔102的侧壁上形成导电层，为避免后续形成的导电层与半导体基底100之间发生短路或彼此污染，可先行在穿孔102的侧壁 上形成介电层104。然应注意的是，介电层104的形成并非必须，仅为选择性工艺。介电层 104的形成方式例如采用化学气相沉积法、热氧化法或涂布绝缘薄膜等。在图1C所示实施 例中，采用热氧化法在半导体基底100所露出的表面形成介电层104，其材料可例如为氧化 硅或其他半导体氧化物。在其他实施例中，介电层104的材料可例如包括氧化物、氮化物、 氮氧化物、高分子材料、或前述的组合。接着，在穿孔102的侧壁上形成导电层106。如图1D所示，在此实施例中，导电层 106除了形成于穿孔102的侧壁上，还进一步延伸至半导体基底100的上表面100a及下表 面100b上。导电层106的形成方式可包括物理气相沉积、化学气相沉积、电镀、或无电镀等。 导电层106的材料可为金属材料，例如铜、铝、金、或前述的组合。导电层106的材料还可包 括导电氧化物，例如氧化铟锡(IT0)、氧化铟锌(IZ0)、或前述的组合。在一实施例中，在整 个半导体基底100上顺应性形成导电层，接着将导电层图案化为例如图1D所示的分布。接着，在半导体基底100将设置芯片的表面上(例如，上表面100a上)形成自对 准阻挡墙107。自对准阻挡墙107将有助于后续所设置于半导体基底100上的芯片得以自 动而准确地设置于设定的位置上。如图1D所示，在此实施例中，自对准阻挡墙107优选由 形成导电层106的同一导电层图案化而得。因此，在此实施例中，自对准阻挡墙107与导电 层106同时形成，且与导电层106的材料皆包括导电材料。在其他实施例中，自对准阻挡墙 107可独立形成，而不与导电层106于同一道工艺中完成，在此情形下，自对准阻挡墙107的 材料可不同于导电层106。自对准阻挡墙107的材料可包括金属材料、陶瓷材料、高分子材 料、半导体材料、或前述的组合。接着，在半导体基底100的上表面100a上设置芯片108。如图1E所示，通过芯片 108与半导体基底100之间的粘着层110，芯片108可固定在半导体基底100的上表面100a 上。芯片108可例如包括逻辑运算芯片、微机电系统芯片、微流体系统芯片、或利用热、光线 及压力等物理变化量来测量的物理传感器芯片、射频元件芯片、加速计芯片、陀螺仪芯片、 微制动器芯片、表面声波元件芯片、压力传感器芯片、喷墨头芯片、发光元件芯片、或太阳能 电池芯片等。芯片108可包括至少一接垫108a，用以与其他线路或元件电性连接。由于芯片封装体的工艺期间可能经历较高温度而易使粘着层110具流动性，可能 会使芯片108移动而偏离原本的预设位置，严重时将造成芯片封装失败。在图1E所示的实 施例中，由于已预先形成自对准阻挡墙107，此时自对准阻挡墙107可将芯片108的移动局 限于自对准阻挡墙107所限定的范围的内，因而使芯片的封装工艺得以顺利进行。自对准阻挡墙107与芯片108之间的相对位置及配置型式可有各种变化，举凡可 使芯片108不因粘着层110在较高温时的流动性而过度偏移其预设位置的自对准阻挡墙 107设置方式，都在本发明实施例所涵盖的范围内。举例而言，图2A-2C显示本发明实施例 中，自对准阻挡墙107与芯片108的配置方式的上视示意图。如图2A所示，自对准阻挡墙107邻近于或可轻微接触芯片108。在一实施例中， 自对准阻挡墙107为连续结构，例如环状结构，其包围芯片108而防止其过度偏离其预设 位置。如图2B所示，在另一实施例中，自对准挡墙107为非连续结构，至少包括第一部分 107a及不与第一部分107a连接的第二部分107b。在此实施例中，第一部分107a与第二部 分107b相对设置于芯片108的两侧，可防止芯片108过度偏离其预设位置。此外，在另一实施例中，自对准挡墙107可包括第三部分107c和第四部分107d，其可设置于芯片108的 角落，并例如通过L型的结构抵住芯片以避免芯片过度位移。如图2C所示，在又一实施例 中，自对准挡墙107为一非连续结构，且包括多个部分，在此实施例中，分别是第一、二、三、 及四部分107a、107b、107c、及107d，且这些部分的形状可彼此不同，例如可有正方形、长方 形、或弧形等等。接着，请参照图1F，在半导体基底100的上表面100a上形成第一绝缘层110a，以 及在下表面100b上形成第二绝缘层110b，其中第一绝缘层110a的材料不同于第二绝缘层 110b。在后续工艺中，将在第二绝缘层110b上形成露出导电层106的开口，并在开口中形成 接合结构(例如，形成焊球)，且申请人于研究中发现，由于第二绝缘层110b与第一绝缘层 110a相比，常需与外界环境接触。因此，第二绝缘层110b的耐环境性优选选择优于第一绝 缘层110a。例如，可采用第二绝缘层110b的抗酸性高于第一绝缘层110a，或者采用第二绝 缘层110b的防水性高于第一绝缘层110a。举例而言，第一绝缘层110a的材料可包括液态绝 缘薄膜材料(liquid type material)，例如液态的环氧树脂、聚酰亚胺树脂(polyimide)、 苯环丁烯(BCB)等、或前述的组合，而第二绝缘层110b的材料则可选择阻焊材料(solder mask)、氧化硅层或氮化硅层、或前述的组合。此外，在另一实施例中，由于后续工艺需在第一绝缘层110a形成多个尺寸较小的 开口，而第二绝缘层的开口尺寸较大，因此可选择曝光解析度优选的感光绝缘材料作为第 一绝缘层110a，并选择一般曝光解析度的感光绝缘材料作为第二绝缘层即可，上述工艺由 于不需另外形成光阻图案，因此可以降低成本。举例而言，第一绝缘层110a的材料可包括 解析度优选的感光绝缘材料，例如液态的环氧树脂、聚酰亚胺树脂(polyimid)、苯环丁烯 (BCB)等、或前述的组合，而第二绝缘层110b的材料则选择一般解析度的感光绝缘材料即 可，如阻焊材料(solder mask)。在图IF所示实施例中，第一绝缘层110a及第二绝缘层110b进一步延伸至穿孔 102的侧壁上的导电层106之上。在一实施例中，第一绝缘层110a及第二绝缘层110b将 穿孔102填满。在一实施例中，第一绝缘层110a延伸进入穿孔102的深度大于第二绝缘 层110b的延伸深度。在此情形中，第一绝缘层110a所选用的材料的填洞能力可优于第二 绝缘层110b的填洞能力。举例而言，在一实施例中，第一绝缘层110a的材料包括选择填洞 能力优选的干膜绝缘材料(dry film)，例如干膜型的环氧树脂、硅胶(silicone)或前述的 组合，而第二绝缘层110b的材料可选择一般填洞能力的绝缘材料，例如阻焊材料(solder mask)、氧化硅层或氮化硅层、或前述的组合。第一绝缘层110a与第二绝缘层110b的形成方式例如可包括旋转涂布(spin coating)、喷涂(spray coating)、或淋幕涂布(curtain coating)，或其他适合的沉积方 式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强式化 学气相沉积、快速热化学气相沉积、或常压化学气相沉积等工艺。在一实施例中，第一绝缘层110a与第二绝缘层110b的形成方式优选通过在半导 体基底100的上表面110a及下表面110b上分别贴附干膜，再将干膜软化使填入穿孔，最后 通过热处理使软化的干膜固化。上述优选实施例的形成方式显示于图3A-3B中。如图3A所示，分别在半导体基底100的上表面100a及下表面100b上贴附第一绝 缘膜111a及第二绝缘膜111b。在此实施例中，第一绝缘膜111a与上表面100a上的介电层104及导电层106直接接触，而第二绝缘膜111b与下表面100b上的介电层104及导电 层106直接接触。接着，如图3B所示，加热第一绝缘膜111a及第二绝缘膜11 lb，此时可将温度提升 至超过第一绝缘膜11 la及第二绝缘膜111b的软化点，而使第一绝缘膜11 la及第二绝缘膜 111b软化，软化后的第一绝缘膜111a’及软化后的第二绝缘膜111b’因具有一定程度的流 动性，因而延伸进入穿孔102，而位于穿孔102的侧壁上的导电层106之上。在一实施例中， 第一绝缘膜111a’的软化点可低于第二绝缘膜111b’ ；或选择第一绝缘膜111a’的流动性 高于第二绝缘膜111b，。在图3B所示的实施例中，软化后的第一绝缘膜111a’所延伸进入穿孔102的深度 因此大于软化后的第二绝缘膜111b’的延伸深度。然在其他实施例中，可通过工艺条件的 控制(例如，控制加热温度)，来调整个别软化后绝缘膜的延伸深度。或者，可例如选用软 化点差异较大的第一绝缘膜与第二绝缘膜，并仅将温度加热至仅高于其中一绝缘膜的软化 点，使得穿孔102中仅大抵填入单一材料的软化后绝缘膜，并于稍后回复为固态，接着实施 硬化步骤，以形成图1F所示的第一绝缘层110a及第二绝缘层110b。在一实施例中，当第一 绝缘层110a及第二绝缘层110b为高分子材料时，可通过热处理使高分子材料发生交联反 应而硬化，例如可在150°C至300°C下持温约0. 5小时以上。请接着参照图1F，在形成第一绝缘层110a及第二绝缘层110b之后，分别将第一绝 缘层110a及第二绝缘层110b图案化以分别于其中形成数个开口。第一绝缘层110a中，由 于需形成较多且尺寸较小的开口，因此第一绝缘层110a可选择具有较高的曝光解析度的 感光绝缘材料。而第二绝缘层110b因需承受后续形成接合结构的工艺，需具优选的耐环境 性。图案化后的第一绝缘层110a的开口可露出延伸在上表面100a上的导电层106及芯片 108的接垫108a。图案化后的第二绝缘层110b的开口可露出延伸在下表面100a上的导电 层 106。接着，如图1G所示，在第一绝缘层110a中的开口的底部及侧壁上形成线路重布层 112。在此实施例中，线路重布层112通过开口而分别与导电层106及芯片108的接垫108a 直接接触，因而电性连接芯片108及导电层106。线路重布层112的形成方式可包括物理气 相沉积、化学气相沉积、电镀、或无电镀等。线路重布层112的材料可为金属材料，例如铜、 铝、金、或前述的组合。线路重布层112的材料还可包括导电氧化物，例如氧化铟锡(IT0)、 氧化铟锌(IZ0)、或前述的组合。如图1H所示，接着在半导体基底100上形成第三绝缘层114。第三绝缘层114可 例如为防焊材料、或其他适合的绝缘物质。第三绝缘层114亦可采用类似于图3A-3B所示 的贴附干膜的方式形成。接着，如图II所示，在第三绝缘层114上设置至少一芯片116。芯片116可例如通 过焊球116a、形成于第三绝缘层114中的线路重布层(未显示)、及线路重布层112而电性 连接至芯片108。因此，芯片116可与芯片108彼此信号传递而偕同运作。芯片116的功能可与芯片108不同，可包括逻辑运算芯片、微机电系统芯片、微流 体系统芯片、或利用热、光线及压力等物理变化量来测量的物理传感器芯片、射频元件芯 片、加速计芯片、陀螺仪芯片、微制动器芯片、表面声波元件芯片、压力传感器芯片、喷墨头 芯片、发光元件芯片、或太阳能电池芯片等。此外，可进一步设置更多具其他功能性的芯片。通过如图II所示的堆叠方式，可在有限面积中，整合各种功能性的芯片，而获得所需的产 品。除了可因晶片面积的节省而降低成本外，通过垂直方向的电性连接，还可缩短信号传递 距离，进一步增加信号传递的速度而提升产品性能。如图1J所示，接着在芯片116下形成底胶(underfill) 118，以固定并保护芯片 116。接着，如图1K所示，在第二绝缘层110b中的开口中形成接合结构120。在此实施例 中，接合结构120为导电接合结构，例如是焊球。接合结构120可通过第二绝缘层110b中 的开口而与导电层106电性连接。因此，当接合结构120为导电接合结构时，其可通过导电 层106及线路重布层112而分别或同时与芯片108及芯片106电性连接。此外，可通过接 合结构120，进一步将本发明实施例的芯片封装体设置于其他电子元件上，例如可以倒装片 的方式设置于电路板上。此外，在其他实施例中，可通过接合结构而在半导体基底的下表面上设置盖板。例 如，图4所示一实施例的芯片封装体中，通过接合结构120a (例如，金属凸块)而将盖板406 设置于半导体基底100的下表面100b上。盖板406上可预先形成金属垫404，用以与接合 结构120a接合。例如，当接合结构120a的材料为金属时，可通过加热工艺而使接合结构与 金属垫404之间发生共晶接合(eutectic bonding)或扩散接合(diffusion bonding)。然 当不需在盖板406与芯片封装体之间形成导电通路时，亦可采用其他非金属材料来完成接
1=1 o在一实施例中，盖板406可例如是一透明盖板，其材料例如是玻璃、石英、蛋白石 (opal)、塑料或其它任何可供光线进出的透明基板。此时，半导体基底100可例如是(或包 括)感光芯片或发光芯片，例如是图像撷取芯片、发光二极管芯片、或太阳能电池芯片等。以上，配合图示叙述本发明实施例的芯片封装体的形成过程。然应注意的是，上述 各工艺的顺序仅为举例说明用，可在不脱离本发明精神的情形下，掉换部分工艺的顺序。或 者，可视情况于各工艺之间穿插其他的所需工艺。本发明实施例的芯片封装体，通过穿孔而形成垂直方向的导电通路，可使多种芯 片于垂直方向上作整合，可节省制作成本、缩小产品尺寸、并增进产品效能。通过在半导体 基底的上、下表面上形成两种材料彼此不同的绝缘层，可兼顾工艺需求与封装体可靠度。通 过自对准挡墙的设置，可使芯片设置位置获得控制，增进封装体的良率。虽然本发明已以数个优选实施例披露如上，然其并非用以限定本发明，任何所属 技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因 此本发明的保护范围当视所附的权利要求所界定者为准。
权利要求
1.一种芯片封装体，包括半导体基底，具有上表面及相反的下表面； 穿孔，贯穿该半导体基底的该上表面及该下表面； 第一芯片，设置于该半导体基底的该上表面上； 导电层，位于该穿孔的侧壁上，且电性连接至该第一芯片； 第一绝缘层，位于该半导体基底的该上表面上；第二绝缘层，位于该半导体基底的该下表面上，其中该第二绝缘层的材料不同于该第 一绝缘层；以及接合结构，设置于该半导体基底的该下表面上。
2.如权利要求1所述的芯片封装体，其中该第二绝缘层的耐环境性优于该第一绝缘层。
3.如权利要求2所述的芯片封装体，其中该第一绝缘层及该第二绝缘层分别延伸至该 穿孔内。
4.如权利要求2所述的芯片封装体，其中该第一绝缘层延伸进入该穿孔的深度大于该第二绝缘层。
5.如权利要求4所述的芯片封装体，其中该第一绝缘层的软化点低于该第二绝缘层或 该第一绝缘层的流动性高于该第二绝缘层。
6.如权利要求1所述的芯片封装体，其中该第一绝缘层的曝光解析度高于该第二绝缘层。
7.如权利要求1所述的芯片封装体，其中该第二绝缘层的抗酸性或防水性高于该第一绝缘层。
8.如权利要求1所述的芯片封装体，还包括自对准挡墙，位于该半导体基底的该上表 面上，且邻近于或接触该第一芯片。
9.如权利要求8所述的芯片封装体，其中该自对准挡墙为连续环状结构，包围该第一芯片。
10.如权利要求8所述的芯片封装体，其中该自对准挡墙为非连续结构，至少包括第一 部分及第二部分，该第一部分与该第二部分相对设置于该第一芯片的两侧。
11.如权利要求8所述的芯片封装体，其中该自对准挡墙的材料包括导电材料。
12.如权利要求1所述的芯片封装体，还包括第二芯片，设置于该第一绝缘层及该第一 芯片之上，且该第二芯片与该第一芯片电性连接。
13.如权利要求12所述的芯片封装体，还包括第三绝缘层，形成于该第二芯片与该第 一芯片之间。
14.如权利要求1所述的芯片封装体，还包括 开口，形成于该第一绝缘层中；以及线路重布层，形成于该开口的底部与侧壁上，且该线路重布层电性连接该第一芯片与 该导电层。
15.如权利要求8所述的芯片封装体，其中该自对准挡墙与该导电层为同时形成的金 属材料。
16.如权利要求1所述的芯片封装体，其中该半导体基底为芯片。
17.如权利要求16所述的芯片封装体，还包括盖板，通过该接合结构而设置在该半导 体基底的该下表面上。
18.—种芯片封装体的形成方法，包括 提供半导体基底，其具有上表面及相反的下表面；在该半导体基底中形成穿孔，该穿孔贯穿该半导体基底的该上表面及该下表面； 在该穿孔的侧壁上形成导电层，并延伸至该半导体基底上； 在该半导体基底的该上表面上设置第一芯片，该第一芯片与该导电层电性连接； 在该半导体基底的该上表面上形成第一绝缘层；在该半导体基底的该下表面上形成第二绝缘层，其中该第二绝缘层的材料不同于该第 一绝缘层；以及在该半导体基底的该下表面上设置接合结构。
19.如权利要求18所述的芯片封装体的形成方法，其中该第一绝缘层及该第二绝缘层 的形成包括分别在该半导体基底的该上表面及该下表面上贴附第一绝缘膜及第二绝缘膜； 加热该第一绝缘膜及该第二绝缘膜，使该第一绝缘膜及该第二绝缘膜软化并延伸至该 穿孔的侧壁上的该导电层之上；以及将软化的该第一绝缘膜及该第二绝缘膜分别硬化为该第一绝缘层及该第二绝缘层。
20.如权利要求18所述的芯片封装体的形成方法，其中该第二绝缘层的耐环境性优于 该第一绝缘层。
21.如权利要求18所述的芯片封装体的形成方法，其中该第一绝缘层及该第二绝缘层 分别延伸至该穿孔内，且该第一绝缘层延伸进入该穿孔的深度大于该第二绝缘层。
22.如权利要求18所述的芯片封装体的形成方法，还包括于该半导体基底的该上表面 上形成自对准挡墙，该自对准挡墙邻近于或轻微接触该第一芯片。
23.如权利要求22所述的芯片封装体的形成方法，其中该自对准挡墙与该导电层同时 形成。
24.如权利要求18所述的芯片封装体的形成方法，还包括于该第一绝缘层及该第一芯 片上设置第二芯片，且该第二芯片与该第一芯片电性连接。
25.如权利要求18所述的芯片封装体的形成方法，其中该半导体基底为芯片。
全文摘要
本发明实施例提供一种芯片封装体及其形成方法。该芯片封装体包括半导体基底，具有上表面及相反的下表面；穿孔，贯穿半导体基底的上表面及下表面；第一芯片，设置于半导体基底的上表面上；导电层，位于穿孔的侧壁上，且电性连接至第一芯片；第一绝缘层，位于半导体基底的上表面上；第二绝缘层，位于半导体基底的下表面上，其中第二绝缘层的材料不同于第一绝缘层；以及接合结构，设置于半导体基底的下表面上。
文档编号H01L23/52GK101996978SQ200910166229
公开日2011年3月30日 申请日期2009年8月20日 优先权日2009年8月20日
发明者张恕铭, 彭宝庆, 温英男, 陈伟铭 申请人:精材科技股份有限公司