专利名称：集成电路的内连线结构及其制作方法
技术领域：
本发明涉及半导体工艺技术领域，特别是涉及一种具低阻值介层插塞的金属内连 线结构及其制作方法，本发明特别适合应用于内连结下层铜导线(例如，第二金属层或M2) 以及上层铝导线(例如，第三金属层或M3)，以获得最佳的电性效能。
背景技术：
随着集成电路的临界尺寸进入到次微米阶段，高导电性的内连线结构对于电路的 有效操作已显得越形重要。过去的半导体芯片主要是采用铝金属作为内连线结构的材料， 但是为了因应更高速高频信号的操作环境，近年来，铝金属已逐渐有被铜金属取代的趋势。所谓的铜芯片，就是指采用铜金属作为内连线结构的半导体集成电路芯片。由于 铜金属的导电性优于铝金属，因此采用铜工艺的芯片通常具有较高的电性效能。在工艺方 面，由于铜金属的蚀刻特性及扩散问题，因此需要另外采用与过去定义铝金属导线图案不 同的方式来进行铜金属的图案化，并且铜金属需要以阻障层包覆，以避免铜金属扩散至硅 基材，而不致于影响到元件电性。由于缺乏可易失的铜化合物，故铜金属无法采用如传统铝工艺所使用的光致抗蚀 剂图案加上等离子体蚀刻方式来进行铜导线的图案化，为了定义铜导线图案，业界已为此 发展出所谓的铜镶嵌工艺。前述的铜镶嵌工艺是将导线沟槽图案定义在绝缘层中，接着将 铜金属填满导线沟槽，最后将导线沟槽外的铜金属以化学机械抛光方式去除，留在导线沟 槽内的铜金属即成为铜导线。如前所述，为避免铜金属扩散至硅基材，影响元件特性，在沉 积铜金属之前，通常会在导线沟槽内壁形成阻障层，其中，阻障层必须有足够的阻挡能力以 阻止住铜的外扩，同时又必须具备高的电传导力，以维持良好的电接触特性。阻障层的厚度是另一个影响电性效能十分重要的因素。若阻障层的厚度太薄，则 可能使铜扩散出来，造成元件毒化，若阻障层的厚度太厚，则阻障层与铜层相加起来的电阻 值有可能过大，甚至超过以铝金属作为导线的电阻值，如此即失去了使用这种先进铜工艺 技术的意义。图1至图4绘示的是已知制作集成电路内连线的介层插塞结构的方法剖面示意 图。如图1所示，在金属层间介电层12中，提供有被阻障层15包覆住的下层铜导线14，在 下层铜导线14的表面则是被盖层16覆盖住。金属层间介电层12沉积在半导体基材10上， 其中，半导体基材10可以是硅基材或其它基材。在盖层16上另外以化学气相沉积(CVD) 法或其它已知沉积法形成金属层间介电层18。接着，如图2所示，在金属层间介电层18以及盖层16中形成介层开孔18a，使其暴 露出部分的下层铜导线14的上表面。此时，在蚀刻介层开孔18a的过程中产生的高分子残 留物19通常会累积在介层开孔18a内，而这些高分子残留物19需要被清除干净，以避免影 响后续工艺。如图3所示，为了清除这些高分子残留物19，通常是以湿蚀刻或湿式清洗法来进 行。然而，前述的湿蚀刻或湿式清洗法却会导致严重的介层开孔底切(undercut)问题，如图中符号18b所标示位置。从实验的结果可以观察出铜金属可能会经由这个底切缺陷向外 扩散出来，而且最终可能会扩散到上层铝导线处，并与其反应，因此使集成电路的效能退化 或可靠度下降。如图4所示，在完成介层开孔(via hole) 18a后，接着进行物理气相沉积(PVD)工 艺，沉积阻障层20，其通常是由氮化钛层22以及钛层24所构成。随后，在阻障层20上沉积 上层铝导线层26，并且使上层铝导线层26填满介层开孔18a。为了补救前述的介层开孔底 切问题及避免潜在的铜扩散问题，过去的作法是在形成阻障层20的物理气相沉积工艺中 调整工艺参数，以改善阻障层20位于介层开孔18a的底部及角落的阶梯覆盖特性。然而，增加阻障层20位于介层开孔18a的底部及角落的阶梯覆盖特性的同时，另 一方面，也会导致阻障层20在介层开孔18a上端开口处的悬凸问题，如图4中的符号25所 标示位置。前述的阻障层悬凸问题可能会造成铝金属无法完整填满介层开孔18a，并在介层 开孔18a内形成缝隙，严重时可能会造成下层铜导线14与上层铝导线层26无法成功的电 连结或者连结失效。基于上述原因，有必要提出改良的内连线结构，其具备低阻值的介层插塞结构，用 来电连结下层铜导线与上层铝导线，同时有必要提出相关的工艺方法，以制作出这样的内 连线结构，由此避免或克服前述已知技术所发生的问题。
发明内容
本发明的主要目的即提供一种高性能的金属内连线结构，其具备较低阻值的介层 插塞结构，用来电连结下层铜导线与上层铝导线，并且能够避免前述已知技术所发生的问 题。本发明的另一目的在提供一种改良的金属内连线结构制作方法，以制作出改良的 金属内连线结构，其能够与现行工艺相容，并具有成本优势。根据本发明的优选实施例，本发明提供一种集成电路的内连线结构，包含有基 材；下层金属导线，位于该基材上的第一金属层间介电层中；第二金属层间介电层，位于该 第一金属层间介电层上，且覆盖着该下层金属导线；上层金属导线，位于该第二金属层间介 电层上；以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该 下层金属导线，其中该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝 插塞，堆叠在该钨金属栓柱上。根据本发明的另一优选实施例，本发明提供一种制作集成电路的内连线结构的方 法，包含有提供基材，其上形成有第一金属层间介电层；在该第一金属层间介电层中形成 下层金属导线；在该第一金属层间介电层上形成第二金属层间介电层；在该第二金属层间 介电层中形成介层开孔，暴露出部分的该下层金属导线的上表面；在该介层开孔的下半部 形成钨金属栓柱；在该第二金属层间介电层上形成金属层，并使该金属层填满该介层开孔； 以及图案化该金属层，形成上层金属导线。为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配 合所附附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用 来对本发明加以限制。
图1至图4绘示的是已知制作集成电路内连线的介层插塞结构的方法剖面示意 图。图5至图10为依据本发明优选实施例所绘示的制作集成电路内连线的介层插塞 结构的方法示意图。附图标记说明10 半导体基材12:金属层间介电层14 下层铜导线15:阻障层16 盖层18:金属层间介电层18a 介层开孔18b 底切19 高分子残留物20:阻障层22 氮化钛层24:钛层25 悬凸26 上层铝导线层100 半导体基材120:金属层间介电层140 下层铜导线150:阻障层160 盖层180:金属层间介电层180a 介层开孔I8Ob 底切190 高分子残留物200 钨金属栓柱220 湿润金属层224 铝金属层224a 铝插塞226 上层铝导线240 介层插塞结构
具体实施例方式图5至图10为依据本发明优选实施例所绘示的制作集成电路内连线的介层插塞 结构的方法示意图。如图5所示，首先，提供半导体基材100，例如硅基材，接着在半导体基材100上形成金属层间介电层120，例如氧化硅或低介电常数材料。然后，以铜镶嵌工艺在 金属层间介电层120内形成下层铜导线140。同样的，下层铜导线140被阻障层150以及盖 层160完整的包覆住。其中，阻障层150可以包含有钛、氮化钛、钽或氮化坦，盖层160则可 以包含有氮化硅、碳化硅、氧化硅或其它材料。此外，在其它实施例中，盖层160可能会被省 略。随后，利用已知方法，例如，化学气相沉积法，在盖层160上形成金属层间介电层180，例 如氧化硅或低介电常数材料。举例来说，前述的下层铜导线140可以是集成电路内连线架 构中的第二层金属导线层。如图6所示，在金属层间介电层180以及盖层160中形成介层开孔180a，使其暴露 出部分的下层铜导线140的上表面。此时，在蚀刻介层开孔180a的过程中产生的高分子残 留物190通常会累积在介层开孔180a内，而这些高分子残留物190需要被清除干净，以避 免影响后续工艺。前述形成介层开孔180a的步骤通常包括已知的光刻及蚀刻步骤，例如， 光致抗蚀剂涂布、光致抗蚀剂曝光及显影、以及干蚀刻未被图案化光致抗蚀剂所覆盖的金 属层间介电层180以及盖层160等步骤。如图7所示，为了清除这些高分子残留物190，通常是以湿蚀刻或湿式清洗法来进 行。无可避免的，前述的湿蚀刻或湿式清洗法会形成严重的介层开孔底切问题，如图中符号 180b所标示位置。如前所述，从实验的结果已观察出铜金属会经由这个底切缺陷向外扩散 出来，而且最终可能会扩散到上层铝导线处，并与其反应，因此使集成电路的效能退化或可 靠度下降。依据本发明优选实施例所提供出的方法能够具体解决这个问题。如图8所示，在以湿蚀刻或湿式清洗法清除高分子残留物190之后，根据本发明 的优选实施例，接着进行还原性的氢气等离子体处理工艺，用来将介层开孔180a内的氧化 铜还原成铜金属。然而，本领域一般技术人员应能理解氧化铜的还原也可以利用其它方式 进行，例如，非等离子体方法或者利用其它非等离子体还原剂等等。在将下层铜导线140的 暴露上表面还原之后，接着进行选择性钨金属沉积工艺，以选择性的在介层开孔180a的底 部沉积钨金属栓柱200。前述的选择性钨金属沉积工艺可以包含有选择性的钨金属化学气 相沉积工艺或者选择性的钨原子层沉积(selective tungsten atom layerdeposition)工 艺。根据本发明的优选实施例，以选择性的钨原子层沉积工艺为例作说明，包括多个 原子层沉积循环步骤，而每一个原子层沉积循环步骤可包括以下子步骤(1)将含氢物质， 如硅甲烷或氢气，通入反应器中，并维持预定时间，使氢自由基吸附在金属层间介电层180 的表面上，以及吸附在下层铜导线140的表面上；(2)将反应器抽真空，使所有气体停止通 入反应器中，以选择性的仅仅移除掉吸附在金属层间介电层180表面上的氢自由基；(3)接 着在预定低压(低于5torr)下以及相对低温(低于30(TC )下，将钨前驱物，例如，六氟化 钨(WF6)，通入反应器中，使钨前驱物与剩余吸附在下层铜导线140表面上的氢自由基反应， 由此选择性的在下层铜导线140表面上沉积钨原子层；以及(4)将惰性气体，例如，氩气，通 入反应器中，吹除反应附产物。通过重复以上的原子层沉积循环步骤，即可达到所要的钨金 属栓柱200的厚度。根据本发明的优选实施例，形成在介层开孔180a内的钨金属栓柱200的厚度约介 于100埃至400埃之间。此外，根据本发明的优选实施例，最后，钨金属栓柱200的上表面 低于金属层间介电层180的上表面。根据本发明的优选实施例，钨金属栓柱200填入且填满底切缺陷180b，使钨金属栓柱200在介层开孔180a底部形成咬合结构，如此形成优选的 钨金属栓柱200与下层铜导线140接触界面。由于钨金属栓柱200相较于过去PVD氮化钛或PVD氮化钽具有较低的电阻，故能 够提升集成电路的电性效能及操作速度。此外，采用选择性钨金属沉积方法可以避免过去 PVD氮化钛或PVD氮化钽工艺所造成的阻障层在介层开孔上端开口处的悬凸问题，同时，可 以提高后续铝金属填洞步骤的良率。如图9所示，在介层开孔180a底部形成钨金属栓柱200之后，可以选择在钨金属 栓柱200表面上、介层开孔180a侧壁上及金属层间介电层180的表面上，形成均厚的湿润 金属层220，例如，薄钛金属层或薄钽金属层，优选者，湿润金属层220的厚度约介于100埃 至400埃之间。前述的湿润金属层220可以利用化学气相沉积法、原子层沉积法、物理气相 沉积法或其它已知的合适方法形成。随后，将铝金属层224沉积到湿润金属层220表面上， 并且使铝金属层224填入介层开孔180a，如此在介层开孔180a上半部形成一体成型的铝插 塞224a。前述的铝金属层224可以利用化学气相沉积法、物理气相沉积法、溅镀法或其它已 知的合适方法形成。此时，本发明改良的介层插塞结构240业已完成。根据本发明的优选实施例，介层 插塞结构240包含有嵌入在介层开孔180a下半部的钨金属栓柱200、衬在钨金属栓柱200 上及介层开孔180a侧壁上的湿润金属层220，以及与上面的铝金属层224同时形成且一体 成型的铝插塞224a。最终的介层插塞结构240的剖面有些类似倒过来的平头图钉。如图10所示，最后利用已知方法将铝金属层224与湿润金属层220蚀刻定义成上 层铝导线226，其通过本发明改良的介层插塞结构240与下层铜导线140电连结。前述将 铝金属层224与湿润金属层220蚀刻定义成上层铝导线226的方法可以包括光刻及蚀刻工 艺，例如，光致抗蚀剂涂布、光致抗蚀剂曝光及显影、以及干蚀刻未被图案化光致抗蚀剂所 覆盖的铝金属层224与湿润金属层220等步骤。综上所述，本发明的优点至少包括(1)由于钨金属栓柱200相较于过去PVD氮化 钛或PVD氮化钽具有较低的电阻，介层(或接触)插塞的阻值可以有效降低；(2)由于不采 用PVD氮化钛或PVD氮化钽工艺，而采用选择性钨原子层沉积法，故已知技术的作法中所导 致的介层洞口悬凸问题可以被有效的被解决；以及(3)选择性钨原子层沉积法可以修补并 改善介层洞底切缺陷，由此有效的阻挡潜在的铜原子扩散路径，而工艺良率及集成电路的 可靠度也可以同时被提升。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修 饰，皆应属本发明的涵盖范围。
权利要求
一种集成电路的内连线结构，包含有基材、第一金属层间介电层，位于该基材上、下层金属导线，位于该第一金属层间介电层中、第二金属层间介电层，位于该第一金属层间介电层上，且覆盖着该下层金属导线、上层金属导线，位于该第二金属层间介电层上、以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该下层金属导线，其特征在于该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝插塞，堆叠在该钨金属栓柱上。
2.如权利要求1所述的集成电路的内连线结构，其特征在于该上层金属导线为铝导线。
3.如权利要求2所述的集成电路的内连线结构，其特征在于该铝插塞与该铝导线同时 形成且一体成型。
4.如权利要求1所述的集成电路的内连线结构，其特征在于该下层金属导线为铜导 线，镶嵌在该第一金属层间介电层中。
5.如权利要求4所述的集成电路的内连线结构，其特征在于该下层金属导线被阻障层 及盖层所包覆住。
6.如权利要求5所述的集成电路的内连线结构，其特征在于该阻障层包含钛、氮化钛、 钽或氮化钽。
7.如权利要求5所述的集成电路的内连线结构，其特征在于该盖层包含有氮化硅、碳化硅或氧化硅。
8.如权利要求5所述的集成电路的内连线结构，其特征在于该盖层介于该第一金属层 间介电层及该第二金属层间介电层之间。
9.如权利要求1所述的集成电路的内连线结构，其特征在于该集成电路的内连线结构 另包含有湿润金属层，其介于该钨金属栓柱与该铝插塞之间。
10.如权利要求9所述的集成电路的内连线结构，其特征在于该湿润金属层包含有钛 或钽。
11.如权利要求1所述的集成电路的内连线结构，其特征在于该内连线结构形成于具 有底切结构的介层开孔内。
12.如权利要求11所述的集成电路的内连线结构，其特征在于该钨金属栓柱填满该底 切结构，并构成咬合结构。
13.一种制作集成电路的内连线结构的方法，包含有 提供基材，其上形成有第一金属层间介电层；在该第一金属层间介电层中形成下层金属导线； 在该第一金属层间介电层上形成第二金属层间介电层；在该第二金属层间介电层中形成介层开孔，暴露出部分的该下层金属导线的上表面； 在该介层开孔的下半部形成钨金属栓柱；在该第二金属层间介电层上形成金属层，并使该金属层填满该介层开孔；以及 图案化该金属层，形成上层金属导线。
14.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于该金属层为铝金属层。
15.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于该下层金属 导线为铜导线，镶嵌在该第一金属层间介电层中。
16.如权利要求15所述的制作集成电路的内连线结构的方法，其特征在于该下层金属 导线被阻障层及盖层所包覆住。
17.如权利要求16所述的制作集成电路的内连线结构的方法，其特征在于该阻障层包 含钛、氮化钛、钽或氮化钽。
18.如权利要求16所述的制作集成电路的内连线结构的方法，其特征在于该盖层包含 有氮化硅、碳化硅或氧化硅。
19.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于该方法另包 含有以下步骤在该钨金属栓柱的上表面、该介层开孔的侧壁，以及该第二金属层间介电层的上表面 形成湿润金属层。
20.如权利要求19所述的制作集成电路的内连线结构的方法，其特征在于该湿润金属 层包含有钛或钽。
21.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于在形成该介 层开孔后以及形成该钨金属栓柱之前，该方法另包含有以下步骤进行湿式清洗工艺，以去除该介层开孔内的高分子残留物；以及进行还原氢气等离子体处理，将该介层开孔内的氧化铜还原成铜金属。
22.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于该钨金属 栓柱仅部分填入该介层开孔，且该钨金属栓柱的上表面低于该第二金属层间介电层的上表
23.如权利要求13所述的制作集成电路的内连线结构的方法，其特征在于该钨金属栓 柱以选择性钨金属沉积法形成。
全文摘要
本发明公开了一种集成电路的内连线结构及其制作方法。该内连线结构包含有基材；下层金属导线，位于该基材上的第一金属层间介电层中；第二金属层间介电层，位于该第一金属层间介电层上，且覆盖着该下层金属导线；上层金属导线，位于该第二金属层间介电层上；以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该下层金属导线，其中该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝插塞，堆叠在该钨金属栓柱上。本发明具备较低阻值的介层插塞结构和具有成本优势。
文档编号H01L21/768GK101924095SQ200910166230
公开日2010年12月22日 申请日期2009年8月20日 优先权日2009年6月16日
发明者梁雯萍, 苏国辉, 邱钰珊 申请人:南亚科技股份有限公司