专利名称：形成电磁保护半导体管芯的方法及半导体管芯的制作方法
技术领域：
本发明一般涉及电子学，更具体地涉及形成半导体的方法。
背景技术：
在过去，半导体行业利用各种方法和结构来形成具有针对电磁(EM)干扰(或EMI) 的一定程度的保护的半导体器件。通常，半导体管芯被密封在封装中以形成降低半导体器件对高频信号的敏感度的半导体器件。该封装通常包括封装材料中或被粘附于封装材料的金属以便为半导体管芯提供电磁(EM)屏蔽。封装材料中的金属形成被屏蔽封装。通常，将被屏蔽封装制造至几乎完成的阶段，然后，将半导体管芯组装到该被屏蔽封装中。被屏蔽封装的制造增加封装成本并增加结果得到的成品半导体器件的成本。因此，期望的是具有由半导体晶片形成管芯的方法，其降低组装EM保护封装器件的成本，形成更加受到EM保护的半导体管芯，并具有用于EM保护半导体管芯的低成本。
发明内容
根据本发明的一个方面，提供一种形成半导体管芯的方法。该方法包括提供半导体晶片，该半导体晶片具有半导体衬底并具有多个半导体管芯，所述多个半导体管芯在所述半导体衬底上形成且被所述半导体衬底的要形成切单线的位置处的那部分相互分离，所述半导体衬底具有第一表面和第二表面；形成通过所述多个半导体管芯中的第一半导体管芯的开口，其中，所述开口具有斜坡侧壁，使得所述开口的宽度在开口的一个末端处比在所述开口的相反末端处大；以及在所述开口的所述斜坡侧壁上形成第一导体。根据本发明的另一个方面，提供一种半导体管芯，包括半导体衬底，其具有第一表面和第二表面；延伸通过所述半导体衬底的开口，所述开口具有侧壁，其中，至少一个侧壁是斜坡侧壁，使得所述开口的第一末端的宽度大于所述开口的相反末端的宽度；以及所述斜坡侧壁上的第一导体。
图1图示依照本发明的多个EM保护半导体管芯的一部分的实施例的放大截面图；图2图示依照本发明的包括图1的多个半导体管芯的半导体晶片的实施例的缩小平面图；图3图示依照本发明的形成图1的半导体管芯的工艺示例中的一个阶段处的图1 的半导体晶片的一部分的实施例的示例的放大截面图；图4图示依照本发明的形成来自图1的半导体管芯的示例性工艺中的后续阶段；图5 图9图示依照本发明的形成图1的半导体管芯的示例性工艺中的后续阶段；图10图示依照本发明的形成图1的管芯的示例性工艺中的另一后续阶段；
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图11图示依照本发明的形成半 导体管芯的另一方法的示例的实施例的放大截面图；图12和图13图示依照本发明的形成半导体管芯的方法的替代实施例的示例中的阶段；图14图示依照本发明的使用图1和图11的半导体管芯的组装方法的示例性实施例中的阶段；图15图示依照本发明的半导体管芯的实施例的一个示例的一部分的放大平面图；图16图示依照本发明的图15的半导体管芯的放大截面图；以及图17 图19图示依照本发明的形成图15和图16的半导体管芯的工艺的实施例的阶段的示例。为了图示的简单和明了起见，图中的元件不一定按比例，并且不同图中的相同附图标记表示相同的元件。另外，为了说明的简洁起见，省略了众所周知的步骤和元件的说明和细节。为了图的明了起见，器件结构的掺杂区被示为具有大体上为直线的边缘和有精确角度的拐角。然而，本领域的技术人员理解由于掺杂剂的扩散和激活，掺杂区的边缘通常可能不是直线的，并且拐角可能不是精确的角度。本领域的技术人员应认识到词语近似或基本上的使用意指元件的值具有预期非常接近于所述值或位置的参数。然而，如在本领域中众所周知的，始终存在阻止值或位置如所述的那样精确的微小偏差。在本领域中沿用已久的是达到至少百分之十(10%)(并且对于半导体掺杂浓度而言达到百分之二十(20%))的差异是与所述的理想目标的合理偏差。
具体实施例方式如在下文中将进一步看到的，本说明包括形成半导体管芯的方法，该方法包括在半导体管芯的侧壁上形成导体作为EM屏蔽。形成EM保护半导体管芯的方法的一个示例性实施例可以包括提供半导体晶片， 该半导体晶片具有半导体衬底并具有多个半导体管芯，所述多个半导体管芯在该半导体衬底上形成且被该半导体衬底的要形成切单线的位置处的部分相互分离；从该半导体衬底的第一表面通过该半导体衬底的该部分来蚀刻切单线开口，从而在所述多个半导体管芯之间产生空间，所述切单线形成用于所述多个半导体管芯中的半导体管芯的斜坡侧壁，其中所述半导体管芯的顶面具有比所述半导体管芯的底面更大的宽度；以及在所述半导体管芯的斜坡侧壁上形成导体。所述方法还可以包括将半导体管芯附着于第一公共载体，将半导体管芯倒置使得第一公共载体为半导体管芯提供支撑，并在半导体管芯的斜坡侧壁上和底面上形成导体。所述方法还可以包括在半导体管芯的底面与第二公共载体相邻的情况下将半导体管芯附着于第二公共载体，在将半导体管芯倒置使得第一公共载体为半导体管芯提供支撑的步骤之前将第一公共载体施加于半导体管芯的顶面。如在下文中将进一步看到的，用于形成半导体管芯的方法的另一实施例可以包括提供半导体晶片，该半导体晶片具有半导体衬底并具有多个半导体管芯，所述多个半导体管芯在该半导体衬底上形成且被该半导体衬底的要形成切单线的位置处的部分相互分离；将所述多个半导体管芯中的第一半导体管芯与所述多个半导体管芯中的其它半导体管芯分离，其中，分离的步骤至少还在第一半导体管芯上形成侧壁，其中，所述侧壁中的至少一个是斜坡侧壁，使得第一半导体管芯的顶面比第一半导体管芯的底面更宽；以及在第一半导体管芯的斜坡侧壁上形成导体。所述方法还可以包括在第一半导体管芯的底面上并向所述斜坡侧壁上形成导体。另外，所述方法可以包括使用一系列的各向同性蚀刻，其中，每个各向同性蚀刻使切单线开口延伸至半导体衬底中，并且还连续地增加切单线开口的宽度。此外，半导体管芯的实施例的示例可以包括具有顶面、底面、和从顶面延伸到底面的外部侧壁的半导体管芯，其中，所述外部侧壁中的至少一个是斜坡侧壁，使得顶面的宽度大于底面的宽度；以及半导体管芯的斜坡侧壁上的导体。EM保护半导体管芯的实施例的示例还可以包括半导体管芯的底面上的导体。图1图示以倒置或翻转位置示出的多个半导体管芯12、13、和14的实施例的示例的放大截面部分，其中，上面形成有管芯12 14的衬底18的顶面11面朝下。如在下文中将进一步看到的，管芯12、13、和14包括在各管芯12、13、和14的底部上和侧壁35 37上形成的导体40。在优选实施例中，导体40是包括Au或多层金属的金属，所述多层金属是诸如Ti/NiV/Au或Ti/Ni/Au或TiW/Au或其它众所周知的多层金属。图2图示可以在其上面形成包括管芯12 14的多个半导体管芯的半导体晶片10 的示例的缩小平面图。管芯12 14在晶片10上被要形成诸如切单线15和16的切单区或切单线的晶片10的空间或部分间隔开。如本领域中众所周知的，晶片10上的所述多个半导体管芯通常全部在所有侧面上被要形成诸如线15和16的切单区或切单线的区域相互分离。图3图示形成半导体管芯12 14的方法的示例的实施例中的阶段。如在下文中将进一步看到的，用来切单管芯12 14的切单方法形成用于管芯12 14有角度的侧壁， 使得诸如管芯13的一个管芯的横向宽度在管芯顶面处(诸如在顶面11处)比其在管芯的底面处(诸如在衬底18的底面17处)更大。图3所示的视图是沿着剖面线3-3截取的图2的晶片10的放大截面部分。为了附图和说明书的明了起见，此剖面线3-3被示为仅截取管芯13及管芯12和14的一部分。 管芯12 14可以是任何类型的半导体管芯，包括二极管、垂直晶体管、横向晶体管、或包括多种类型的半导体器件的集成电路。管芯12 14通常包括半导体衬底18，该半导体衬底 18可以具有在衬底18内形成的掺杂区以便形成半导体管芯的有源部分和无源部分。图3 所示的截面部分是沿着每个管芯12 14的接触焊盘24截取的。接触焊盘M通常是在半导体管芯上形成以便提供半导体管芯与在半导体管芯外部的元件之间的电接触的金属。例如，接触焊盘M可以被形成为接纳随后可以被附着于焊盘M的键合引线，或者可以被形成为接纳随后可以被附着于焊盘M的焊球或其它类型的互连结构。衬底18包括具有在块体衬底19的表面上形成的外延层20的块体衬底19。可以对外延层20的一部分进行掺杂以形成被用于形成半导体管芯12、13、或14的有源部分和无源部分的掺杂区21。层20和/ 或区域21在一些实施例中可以被省略，或者可以在管芯12 14的其它区域中。通常，在衬底18的顶面11上形成电介质23以便使焊盘M与单独半导体管芯的其它部分隔离并使每个焊盘M与相邻半导体管芯隔离。电介质23通常是在衬底18的表面上形成的二氧化硅薄层，但在其它实施例中可以是其它电介质。接触焊盘M通常是金属，接触焊盘M的一部分与衬底18和在电介质23的一部分上形成的另一部分进行电接触。在形成包括晶体管的任何内部有源或无源区或其它电路的管芯12 14之后，并且在形成金属接点和任何相关层间电介质(未示出)之后，在全部的所述多个半导体管芯上形成电介质沈。电介质沈通常充当用于晶片10和用于每个单独半导体管芯12 14的钝化层。电介质沈通常诸如通过毯式电介质沉积在晶片10的整个表面上形成。电介质沈的厚度通常大于电介质23 的厚度。在切单管芯12 14的方法的一个示例性实施例中，形成切单掩模以促进在不对诸如电介质26的一部分的底层进行蚀刻的情况下形成通过衬底18的开口。在优选实施例中，切单掩模由氮化铝(AlN)形成。在本优选实施例中，至少在电介质沈上形成AlN层91。 层91通常被用于覆盖所有晶片10。图4图示从晶片10切单管芯12 14的方法的实施例的示例中的后续阶段处的图3中的晶片10的截面部分。在切单管芯12 14的方法的示例性实施例中，形成切单掩模以促进在不对诸如电介质26的一部分的底层进行蚀刻的情况下形成通过衬底18的开口。在优选实施例中， 切单掩模由氮化铝(AlN)形成。在本优选实施例中，至少在电介质沈上形成AlN层91。层 91通常被施加为覆盖晶片10的全部。在形成AlN层91之后，可以向衬底18的表面施加掩模32并将其图案化以形成使电介质26的一部分暴露的开口，所述电介质沈的一部分覆盖每个焊盘24，并且还覆盖晶片10的要形成诸如切单线15和16的切单线的部分。为了形成掩模32，向晶片10施加光刻掩模材料并随后使其暴露于诸如紫外光的光，以改变掩模材料的曝光部分的化学组成以便形成具有开口的掩模32，所述开口覆盖要形成切单线以及要形成焊盘M的位置。然后使用显影剂溶液来去除掩模材料的未曝光部分，从而使掩模32留下覆盖要形成各切单线15和16的开口观和四。已经发现使用基于氢氧化铵的显影剂溶液还导致显影剂溶液去除AlN层91的在掩模材料的未曝光部分下面的部分。层91的被去除部分1由虚线92示出，并且层91的其余部分被标识为AlN 93。如在下文中将进一步描述的，AlN 93充当切单掩模。随后，通过掩模32和AlN 93中的开口蚀刻电介质沈和23以使焊盘M和衬底18 的底层表面暴露。在要形成诸如线15和16的切单线的区域中通过AlN 93及电介质沈和 23形成的开口充当切单开口观和四。通过覆盖焊盘M的电介质沈形成的开口充当接触开口。优选地用相比于蚀刻金属而言选择性地更快地蚀刻电介质的各向异性工艺来执行蚀刻工艺。蚀刻工艺通常比其蚀刻金属快至少十(10)倍地蚀刻电介质。用于衬底18的材料优选地是硅且用于电介质26的材料优选地是二氧化硅或氮化硅。电介质沈的材料还可以是能够在不蚀刻焊盘M的材料的情况下被蚀刻的其它电介质材料，诸如聚酰亚胺。焊盘M的金属充当防止蚀刻去除焊盘M的暴露部分的蚀刻阻止层(stop)。在优选实施例中，使用基于氟的各向异性反应离子蚀刻工艺。掩模32在此蚀刻操作期间保护AlN 93。在形成通过电介质沈和23的开口之后，通常如虚线所示地去除掩模32。在一些实施例中，可以代替掩模32或连同掩模32 —起使用掩模32。如虚线86所示，通常对衬底 18进行减薄以从衬底18的底面17去除材料并减小衬底18的厚度。通常，将衬底18减薄至不大于约二十五至两百(25至200)微米的厚度且优选地在约五十至两百(50 200)微米之间。此类减薄程序对于本领域的技术人员来说是众所周知的。在下文中，晶片10通常被附着于诸如传送带或载带30的公共载体衬底或公共载体，其促进支撑晶片10以用于切单方法的后续步骤。图5图示从晶片10切单半导体管芯12 14的替代方法的示例性实施例中的后续阶段处的晶片10。AlN 93被用作掩模以通过切单开口观和四来蚀刻衬底18。在使衬底18的表面暴露之后，用各向同性蚀刻工艺来蚀刻衬底18和任何暴露的焊盘M，所述各向同性蚀刻工艺以相比于电介质或金属而言快得多、通常快至少五十(50)倍且优选地至少一百(100)倍的速率选择性地蚀刻硅。通常，使用具有氟化学作用的下游蚀刻器进行蚀刻。 例如，可以在使用全各向同性蚀刻的Alcatel深反应离子蚀刻系统中蚀刻晶片10。执行蚀刻工艺是为了使开口观和四延伸至衬底18中达到横向地延长开口的宽度并且还延长深度的深度以在衬底18中形成开口 100。由于使用该工艺来形成用于管芯12 14的有角度的侧壁，所以将使用多个各向同性蚀刻来随着开口的深度延伸至衬底18中而连续地增加开口观和四的宽度。在开口 100的宽度大于电介质23和沈中的开口观和四的宽度之后，终止各向同性蚀刻。其后，将碳基聚合物101施加于在开口 100内暴露的那部分衬底18。图6图示在已在图5的说明中解释的阶段之后的阶段。使用各向异性蚀刻来去除聚合物101的在开口 100的底部上的部分、并留下聚合物101的在开口 100的侧壁上的部分。图7图示在已在图6的说明中解释的阶段之后的阶段。用与在图5的解释中描述的各向同性蚀刻工艺类似的各向同性蚀刻工艺来蚀刻开口 100内的衬底18的暴露表面、以及任何暴露焊盘对。各向同性蚀刻再次延长切单开口观和四的宽度，并且还延长深度以在衬底18中形成开口 104。通常在开口 104的宽度大于开口 100的宽度之后终止各向同性蚀刻以便随着深度的增加使开口的宽度更宽。被留在开口 100的侧壁上的那部分聚合物 101保护开口 100的侧壁以防止开口 104的蚀刻影响开口 100的宽度。其后，将类似于聚合物101的碳基聚合物105施加于在开口 104内暴露的那部分衬底18。在形成聚合物105期间，该操作通常再次在开口 100的侧壁上形成聚合物101。图8图示在已在图7的说明中解释的阶段之后的阶段。使用各向异性蚀刻来去除聚合物105的在开口 104的底部上的部分、并留下聚合物105的在开口 104的侧壁上的部分。此工艺步骤类似于在图6的说明中解释的步骤。图9图示可以重复该序列直至切单线15和16的开口被形成为完全延伸通过衬底 18为止。可以重复进行各向异性蚀刻以形成开口(诸如开口 108和112)、在开口的侧壁上形成聚合物(诸如聚合物109)、以及在将聚合物的一部分(诸如聚合物109)留在侧壁上的同时从开口的底部去除聚合物的序列，直至使开口观和四延伸通过衬底18而形成完全通过衬底18的切单线15和16为止。在最后一次各向同性蚀刻之后，诸如形成开口 112的蚀刻，通常不沉积聚合物，因为在随后的操作中通常将不需要保护衬底18。虽然在所有操作完成之后在各开口 100、 104、和108的侧壁上图示了聚合物101、105、和109，但本领域的技术人员将认识到诸如形成开口 112的蚀刻的最后一次各向同性蚀刻步骤可以用来从相应开口的侧壁基本上去除这些聚合物。因此，仅仅为了解释的明了起见示出了这些聚合物。如从图9可以看到的，管芯13的侧壁36及各管芯12和14的侧壁35和37从顶面11到底部向内倾斜，使得每个管芯的底部处的管芯宽度小于管芯顶部处的管芯宽度。因此，衬底18的顶部处的管芯外边缘使距离116延伸超过衬底18的底部处的管芯外边缘，因此，管芯13的顶面以距离116悬突于底面17之上。在一个实施例中，认为距离116可以约为管芯12、14、和16的厚度的百分之五至十(5 10% )。在一个示例性实施例中，距离116 约为一至二十(1 20)微米，因此，衬底18的底部处的管芯12的底部宽度可以比表面11 处的管芯12的顶部处的宽度小约二至四十O 40)微米。在另一个实施例中，认为侧壁应在侧壁与垂线(诸如与衬底18的顶面垂直的线)之间形成约十五至四十度(15° 40° ) 的角。因此，每次蚀刻使开口四的宽度延长的量应足以形成角34。通常，切单线15 16 的顶部比切单线的底部窄了约五至二十(5 20)微米。本领域的技术人员将认识到多个各向异性蚀刻操作形成每个管芯12 14的粗糙侧壁，使得侧壁具有沿着侧壁的锯齿状边缘。然而，为了解释的明了起见，在图5 9的图示中将锯齿状边缘的范围放大。这些侧壁随后被示为或视为基本上平滑的侧壁。AlN 93保护电介质沈不受在已在图5 9的说明中解释的步骤期间执行的蚀刻的影响。AlN 93可以具有约五十至三百(50 300)埃的厚度并仍保护电介质沈。优选地，ALN 93约为两百(200)埃厚。由于AlN 93是电介质，所以可以在切单完成之后将其留在管芯12 14上。在其它实施例中，可以在诸如通过使用显影剂溶液蚀穿衬底18之后去除AlN 93 ；然而，这要求附加处理步骤。使用光掩模显影剂来去除层91的暴露部分节省处理步骤，从而降低制造成本。使用AlN 93作为掩模保护电介质沈不受蚀刻操作的影响。在其它实施例中，切单掩模可以由其它材料而不是AlN形成。用于切单掩模的那些其它材料是基本上不被用来蚀刻衬底18的硅的工艺蚀刻的材料。由于用来蚀刻衬底18 的蚀刻程序是比金属更快地蚀刻硅的蚀刻，所以可以使用金属化合物作为形成切单掩模的材料。此类金属化合物的示例包括A1N、氮化钛、氧化钛、氮氧化钛、及其它金属化合物。在使用除AlN之外的金属化合物的示例中，可以与层91类似地施加金属化合物层。然后，可以使用掩模32来对金属化合物层进行图案化以在金属化合物内形成开口。其后，可以去除掩模32，且金属化合物的其余部分可以在衬底18的蚀刻期间保护诸如电介质沈的底层。 可以在切单之后将这些金属化合物留在管芯上，或者可以在完全切单之前(诸如在使管芯与胶带30分离之前)将这些金属化合物去除。并且，还可以使用硅金属化合物来形成切单掩模，因为金属硅化合物中的金属防止蚀刻进行至金属硅材料中。硅金属化合物的一些示例包括金属硅化物，诸如硅化钛、以及硅化铝。对于硅金属化合物的实施例而言，可以与金属化合物的示例类似地形成硅金属化合物层并将其图案化。然而，金属硅化合物通常是导体，因此，通常将从管芯将其去除，诸如在从胶带30完全切单管芯之前去除金属硅化合物。并且，可以将聚合物用于切单掩模。适当聚合物的一个示例是聚酰亚胺。还可以使用其它众所周知的聚合物。可以与金属化合物类似地对聚合物进行图案化并随后可以将其去除或留在管芯上。本领域的技术人员将认识到在切单管芯12 14的方法的另一替代实施例中， 可以省略切单掩模层。在这种情况下，各向同性和各向异性蚀刻程序使用比电介质或金属更快地蚀刻硅的蚀刻，因此，电介质26为用于管芯12 14中的每一个的底层部分提供保护。参见在2009年2月12日公开的发明人为Gordon Μ. Grivna的美国专利公开 No. 2009/0042366 ο图10图示从晶片10切单管芯12 14的方法的实施例的示例中的后续阶段处的图9中的晶片10的截面部分。在通过衬底18形成切单线15和16之后，将管芯12 14倒置以便允许形成导体40。将管芯12 14倒置的一种方法是向与胶带30相反的管芯12 14的一侧施加第二公共载体衬底或公共载体，诸如传送带或载带38。可以将由管芯、管芯底部上的带30、以及管芯顶部上的带38组成的结构倒置，使得管芯12 14的顶面11面朝下。其后，可以在带30被附着于管芯12 14的位置上如虚线所示地去除载带30。带38 在将管芯倒置的步骤期间和去除带30之后促进支撑管芯12 14。在优选实施例中，带30 是在使带30暴露于UV光时促使带30释放管芯12 14的紫外线(UV)释放型带。在其它实施例中，带30可以具有其它释放机制而不是UV光释放机制。返回参考图1，在去除带30之后，可以在管芯12 14的底面上和各管芯12 14 的侧壁35 37上形成导体40。由于管芯12 14被附着于带38，所以通常使用低温工艺来形成导体40。例如，可以使用化学汽相沉积(CVD)或低温溅射或蒸发法来施加金属。用于导体40的材料通常是可以在诸如在低于约三百摄氏度(300°C)的低温下施加的材料， 被用来防止影响半导体管芯的掺杂分布或电荷浓度。优选地，在小于约七十五至一百三十摄氏度(75 130°C )的温度下施加导体40。例如，可以使用诸如Au或⑶或Al⑶的金属或多层金属结构，该多层金属结构诸如Ti/NiV/Au或Ti/Ni/Au或TiW/Au或其它众所周知的多层金属结构。在优选实施例中，使在不大于约一百二十五至一百五十摄氏度(125°C 150°C )的温度下使用低温等离子体汽相沉积(PVD)工艺来施加Ti/Ni/Au的三层金属结构。由于切单线15和16形成用于管芯12 14的有角度的侧壁，所以切单线15 16在线15 16的底部处具有较宽的开口。在图10所示的倒置状态下，较宽的开口在顶部处并促进导体40的材料渗透到由切单线形成的开口内。由于斜坡侧壁，管芯12 14的有角度或斜坡侧壁在导体材料前进至切单线15和16的开口中时被暴露于导体材料。因此，导体 40的材料能够粘附于管芯12 14的底部和侧壁35 37。通常，切单线15 16的顶部比切单线的底部窄了约五至二十(5 20)微米。角34被形成为提供侧壁的充分暴露以在诸如侧壁36的侧壁上形成导体40。因此，角34取决于用来形成导体的设备类型。如在上文中所指示的，认为十五至四十度(15°至40° )的角通常是足够的。在优选实施例中，角 ；34约为三十度(30° )。在一些实施例中，聚合物101和105使导体40与掺杂区21和外延层20电绝缘， 并且聚合物105、108可以使衬底18的侧壁与导体40电隔离。在其它实施例中，可以在形成导体40之前去除所有或一些聚合物，并且可以使用其它方法来使导体40与掺杂区21和外延层20绝缘。例如，可以在形成电介质23之前从与开口观和四相邻的区域去除区域 21和层20，或者可以通过在要形成开口观和四的位置附近的区域21和层20形成隔离沟槽，使得区域21和层20的与导体40邻接的部分被该沟槽与区域21和层20的其它部分隔离。在其它实施例中，可以省略区域21和层20且可以不要求绝缘。如果需要，可以将导体40电耦合到诸如管芯13的管芯的顶面上的连接。例如，导体40可以沿着侧壁中的至少一个延伸并被耦合到管芯13的顶面上的接触焊盘，诸如焊盘24。例如，导体40可以沿着侧壁35延伸到衬底18的表面并跨越管芯13的顶面，通常在电介质沈下面，到达接触焊盘M。接触焊盘可以是意图被连接到诸如接地基准、或其它电位的公共基准电压或信号连接的接触焊盘。替代地，导体40可以被附着于在管芯13上形成的MOS晶体管的漏极接触焊盘以便形成用于漏极的背面接点。在切单管芯的现有方法中，切单线具有基本上垂直的侧壁。本领域的技术人员会理解的是将非常难以在此类基本上垂直的侧壁上形成导体。因此，形成用于管芯12 14 的有角度侧壁的方法促进在管芯12 14的底部上和侧壁上形成导体40。由于导体40是导体材料，所以导体40提供避免EMI的管芯12 14。在切单工艺期间形成斜坡侧壁促进在不将管芯中的一个横向地或垂直地从另一个管芯移动以使管芯相互分离的情况下在管芯12 14上形成导体40，从而使组装步骤最小化并降低EM保护半导体管芯的成本。导体40在不在密封管芯12 14的封装中形成特殊导体的情况下提供 EM保护，从而降低封装成本。为了形成到管芯12 14的外部连接和/或将管芯12 14组装到半导体封装中， 可以再次将类似于带30的另一载带施加于管芯12 14的背面。其后，通常诸如通过使带 38暴露于UV线来去除带38。其后，可以用标准贴片设备(pick-and-place equipment)从载带去除管芯12 14。图11图示在图1 10的说明中解释的切单半导体管芯12 14和形成有角度或斜坡侧壁的另一替代方法的实施例的示例中的阶段。图11的说明从如图4的说明中解释的晶片10和管芯12 14开始。其后，可以使用各向异性蚀刻来向衬底18中形成与衬底18的顶面相距第一距离 120的开口观和四。侧壁的此第一距离具有基本上竖直的侧壁，因为使用了各向异性蚀刻。 随后，可以使用在图5 10的说明中解释的切单方法来完成切单。第一距离的深度取决于管芯的厚度，但是通常将为管芯厚度的至少百分之五十(50%)。其后，可以重复进行各向异性蚀刻以形成开口(诸如开口 108和112)、在开口的侧壁上形成聚合物、以及在将聚合物的一部分(诸如聚合物109和113)留在侧壁上时从开口的底部去除聚合物的多个序列，直至使开口 28和四延伸通过衬底18而形成完全通过衬底18的切单线15和16为止。图12 13图示切单半导体管芯12 14和形成有角度或斜坡侧壁的方法的替代实施例的示例中的阶段。图12图示在替代实施例的本示例性说明中，向衬底18中形成开口 15和16达到一定距离但不穿过衬底18到达底面17。例如，可以形成开口 100、105、和108 以便向衬底18中形成开口观和四达到一定距离。该距离通常被选择为促使开口 15和16 在减小晶片18的厚度时被暴露的距离。例如，该距离可以是通过衬底18的距离的约三分之一至三分之二。带载体95被附着于晶片10的顶部，使得衬底10的顶面面对载体95。参考图13，晶片10被倒置，并且衬底18和晶片10的厚度被减小，直至与开口 15 和16交叉，从而形成通过衬底18的开口 15和16。用虚线示出衬底18的被去除部分。可以用多种众所周知的手段来减小衬底18的厚度，包括在本领域中称为背磨、化学机械抛光 (CMP)等的方法。图14图示贴片操作期间的具有向内倾斜的侧壁的管芯12 16。有角度的侧壁还帮助在组装操作的贴片部分期间使对管芯12 14的损坏最小化。如可以看到的，管芯 12 14的斜坡侧壁允许贴片机44在管芯不撞击诸如管芯12或14的其它管芯的情况下使诸如管芯13的一个管芯向上移动。这帮助减少在贴片操作期间的管芯12 14的碎裂及其它损坏。图15图示半导体管芯130的实施例的一个示例的一部分的放大平面图。在一些实施例中，在晶片10上形成管芯130且其可以类似于管芯13。管芯130可以在管芯130的上侧包括导体133，其实现到管芯130的底面的电连接。导体130还可以被电连接到在衬底 18的表面上形成的电气元件的一部分，诸如被电连接到晶体管或诸如电阻器等的无源电气元件。导体133还可以被连接到能够将导体133路由至管芯130的其它电气元件的路由导体134。以虚线示出导体134，因为其是可选的。管芯130还可以包括通路137，其形成从管芯130的上侧到管芯130的背表面的电连接。通路137通常包括可以具有通过导体材料的开口 136的导体。通路137的材料通常是金属。开口 136也可以被设置为与通路137的主体具有不同的关系，诸如沿着通路137的外边缘或在其拐角处。通路137还可以被电连接到在管芯130上或在衬底18的顶面上形成的那部分电气元件，诸如被电连接到晶体管或诸如电阻器等的无源电气元件。通路137还可以被连接到能够将通路137路由到管芯130的其它电气元件的路由导体，诸如可选导体138。在一些实施例中，可以省略导体133和通路 137中的一者或两者。图16图示管芯130的放大截面图。通路137的材料被形成为沿着开口 136的侧壁被电连接到导体，诸如导体40，以便形成从管芯130的上表面到管芯130的底面的电连接。通路137覆盖衬底18的顶面，但通常不在管芯130的顶面上，诸如在电介质沈的顶部上。图17图示要形成管芯130的晶片10的放大截面图。晶片10通常还包括被要形成切单线的区域与管芯130隔离的其它管芯，诸如管芯145。在形成电介质23之后，可以施加导体材料并将其图案化以形成导体133和在管芯130的上部上的通路137的至少主体部分。通常，施加金属并随后将其图案化以形成导体133和通路137。将导体133图案化成具有邻近于或延伸到要形成诸如切单线15的切单线的区域中的一个边缘，使得开口 28沿着开口观的至少一侧形成有导体133。图案化还可以形成通过通路137的材料的开口 136 以使电介质23的底层部分暴露。将导体133图案化成使在要形成线15的区域内的电介质 23暴露。在一些实施例中，可以不在此区域内形成电介质23，使得不同的材料被暴露。通常，施加导体133和通路137的材料，并随后使用掩模(未示出)来将材料图案化以形成导体133和通路137。随后，以具有诸如开口 28的开口的图案形成电介质沈，该开口覆盖开口 136和要形成线15的区域。电介质沈中的图案使导体133的一部分暴露，该部分包括邻近于要形成线15的位置(诸如邻近于开口 28)的远边135。电介质沈的图案还使邻近于开口 136 的通路137的材料的一部分暴露。通常，施加电介质沈的材料，然后可以施加掩模32并将其用作形成电介质26的图案的掩模。掩模32被形成为具有促进形成电介质沈的图案的开口。可以使用掩模32、导体133和通路137作为如前所述地蚀刻电介质23的掩模并使开口观和136延伸通过电介质23。在优选实施例中，蚀刻是如前所述的相比于蚀刻金属或硅而言选择性地更快地蚀刻电介质的各向异性工艺。如前所述，该蚀刻工艺通常比其蚀刻金属和硅快至少十(10)倍地蚀刻电介质。该蚀刻使开口 28和136内的衬底18的表面的一部分暴露。
图18图示形成管芯130的方法的实施例的一个示例的后续状态处的晶片10。用如前所述的以比电介质或金属快得多的速率选择性地蚀刻硅的各向同性蚀刻工艺来蚀刻衬底18及导体133和通路137的任何暴露部分。执行蚀刻工艺是为了使开口观和136延伸至衬底18中达到横向地延长开口的宽度、同时还延长深度的深度以在衬底18中形成开口 100。该蚀刻去除衬底18的在导体133的边缘135下面的一部分和邻近于开口 136的通路137的边缘。该工艺如前所述地形成开口 100。图19图示形成管芯130的方法的实施例的一个示例的后续阶段处的晶片10。通过如前所述地形成开口 104、108、和112来使开口 28和136进一步延伸至衬底18中并优选地通过衬底18。形成开口 104、108、和112以延长开口 136形成开口 136的侧壁139。返回参考图15和16，导体40在衬底18的侧壁36和管芯130上形成，并且还如前所述地在开口 136的侧壁139上形成。形成开口 104、108、和112以延长开口 28使导体 133的侧壁暴露并优选地使导体133的下侧的一部分在开口 28内暴露。由于导体133的一部分在开口观内被暴露，所以形成导体40促使导体40至少接触导体133的侧壁并优选地接触下侧，从而形成导体40和133之间的电连接。因此，在衬底18的底面与衬底18的上表面上的元件之间形成电连接。并且，形成开口 104、108、和112以延长开口 136使邻近于开口 136的通路137的主体的侧壁暴露并优选地使通路137的下侧的一部分在开口 100 内暴露。由于通路137的一部分被开口 100暴露，所以形成导体40促使导体40至少接触通路137的材料的侧壁，并优选地接触其下侧，从而形成通路137与导体40之间的电连接。 形成通路137与衬底18的底面之间的电连接形成衬底18的上表面上的元件与衬底18的底部之间的低电阻电连接。此类连接具有比使用衬底18的掺杂区来形成衬底18的顶部和底部部分之间的电连接的连接低得多的电阻，并且低电阻连接还可以具有较低的电容和电感。另外，本领域的技术人员将认识到还可以使用导体40来形成到衬底18内的区域 (诸如到层20或到掩埋在诸如可选掺杂区141 (用虚线示出)的衬底18内的其它掺杂区或衬底18内的掩埋层)的电连接。此外，本领域的技术人员将认识到可以在不在衬底18的底面上或侧壁36上形成导体40的情况下形成侧壁139上的通路137、开口 136和导体136。另外，可以从底面通过衬底18形成开口 136，使得导体137处的开口 136的末端将比衬底18的底部处的末端更
觅ο本领域的技术人员将认识到形成半导体管芯的一种示例性方法包括提供诸如晶片10的半导体晶片，其具有诸如衬底18的半导体衬底并具有诸如管芯12 14的多个半导体管芯，所述多个半导体管芯在半导体衬底上形成，并被半导体衬底的要形成切单线(例如，切单线13和15)处的部分相互分离，所述半导体衬底具有第一表面和第二表面；通过多个半导体管芯中的例如管芯130的第一半导体管芯形成例如开口 136的开口，其中，该开口具有斜坡侧壁，使得该开口的宽度在开口的一端处比在开口的相反末端处大；以及在该开口的斜坡侧壁上形成第一导体，诸如导体40。可替代地，该方法还可以包括从诸如导体137的第二导体的第一部分下面对半导体衬底的一部分进行底切，诸如对导体137进行底切，并将斜坡侧壁上的第一导体形成为与第二导体的第二部分(诸如导体137的悬突部分)邻接。
本领域的技术人员将理解的是本文的说明描述了半导体管芯的实施例的示例，其包括具有第一表面和第二表面的半导体衬底；延伸通过诸如衬底18的半导体衬底的开口，例如开口 136，该开口具有侧壁，其中，诸如侧壁139的至少一个侧壁是斜坡侧壁，使得开口的第一末端的宽度大于开口的相反末端的宽度；以及斜坡侧壁上的第一导体，诸如导体40。鉴于上述内容，显而易见的是公开了一种新型器件和方法。连同其它特征一起包括的是形成完全通过包括多个半导体管芯的半导体晶片的切单开口。通常，使用干法蚀刻程序来形成切单开口。此类干法蚀刻程序通常称为等离子体蚀刻或反应离子蚀刻(RIE)。 在半导体管芯上形成斜坡侧壁促进在侧壁上形成导体。侧壁上的导体提供EM保护，降低使用该半导体管芯的器件的成本。诸如管芯130的示例性实施例的从管芯的顶侧到底面的电连接还提供从管芯的顶侧上的元件到底侧的低电阻连接。通常同时地形成所有切单线，因此，通常同时地在所有管芯上形成斜坡侧壁。然而，在一些实施例中，一些侧壁可以不是倾斜的。虽然用特定优选和示例性实施例描述了本发明的主题，但显而易见的是许多替代和变形对于本领域的技术人员来说将是清楚的。例如，可以从衬底18省略层20和/或层 21。可以替代地在形成覆盖焊盘M的接触开口之前或之后形成切单开口。并且，可以在对晶片10进行减薄之前形成切单开口，例如，可以部分地通过衬底18来形成切单开口，并且可以使用减薄工艺来使切单开口的底部暴露。可替代地，可以在半导体管芯的侧壁上、但不在底部上形成半导体。
权利要求
1.一种形成半导体管芯的方法，包括提供半导体晶片，该半导体晶片具有半导体衬底并具有多个半导体管芯，所述多个半导体管芯在所述半导体衬底上形成且被所述半导体衬底的要形成切单线的位置处的那部分相互分离，所述半导体衬底具有第一表面和第二表面；形成通过所述多个半导体管芯中的第一半导体管芯的开口，其中，所述开口具有斜坡侧壁，使得所述开口的宽度在开口的一个末端处比在所述开口的相反末端处大；以及在所述开口的所述斜坡侧壁上形成第一导体。
2.权利要求1的方法，其中，在所述斜坡侧壁上形成第一导体包括形成从所述第一半导体管芯的第二表面且到所述斜坡侧壁上的所述第一导体。
3.权利要求1的方法，其中，形成所述开口包括使用一系列的各向同性蚀刻，其中， 每个各向同性蚀刻使所述开口延伸到所述半导体衬底中，并且还连续地增加所述开口的宽度。
4.权利要求1的方法，还包括形成覆盖所述半导体衬底的第一表面的第二导体，并将所述斜坡侧壁上的所述第一导体形成为与所述第二导体邻接并形成所述第一导体与所述第二导体之间的电连接。
5.权利要求4的方法，其中，形成所述开口包括从所述第二导体的第一部分下面对所述半导体衬底的一部分进行底切并在所述斜坡侧壁上将所述第一导体形成为与所述第二导体的第二部分邻接。
6.权利要求1的方法，还包括形成覆盖所述半导体衬底的所述第一表面的第三导体， 所述第三导体的一部分延伸到所述半导体晶片的要形成第一切单线处的第一部分中，并将所述第一导体形成为与所述第三导体邻接并形成所述第一导体形成与所述第三导体之间的电连接。
7.一种半导体管芯，包括半导体衬底，其具有第一表面和第二表面；延伸通过所述半导体衬底的开口，所述开口具有侧壁，其中，至少一个侧壁是斜坡侧壁，使得所述开口的第一末端的宽度大于所述开口的相反末端的宽度；以及所述斜坡侧壁上的第一导体。
8.权利要求7的半导体管芯，其中，所述第一导体在所述半导体管芯的第二表面上。
9.权利要求7的半导体管芯，其中，所述开口的第一末端的宽度比所述相反末端的宽度宽约二至十微米。
10.权利要求7的半导体管芯，还包括具有从所述第一表面延伸到所述第二表面的外部侧壁的所述半导体管芯，其中，所述外部侧壁中的至少一个是斜坡外部侧壁，使得所述第一表面的宽度大于所述第二表面的宽度；所述斜坡外部侧壁上的所述第一导体；以及覆盖所述半导体衬底的所述第一表面的第二导体，所述第二导体的一部分延伸到所述斜坡侧壁而与所述第一导体邻接并形成所述第一导体与所述第二导体之间的电连接。
全文摘要
本公开涉及形成电磁保护半导体管芯的方法及半导体管芯。在一个实施例中，将半导体管芯形成为具有斜坡侧壁。在该斜坡侧壁上形成导体。
文档编号H01L21/56GK102157397SQ20111000869
公开日2011年8月17日 申请日期2011年1月17日 优先权日2010年1月18日
发明者F·J·卡尔尼, G·M·格里瓦纳, M·J·塞登 申请人:半导体元件工业有限责任公司