专利名称：晶粒的可配置制程变异监控电路及其监控方法
技术领域：
本发明涉及一种制程变异的监控电路，特别涉及一种在晶粒阶段监控制程变异的可配置监控电路及其方法。
背景技术：
当CMOS制程发展进入纳米等级后,产品良率因制程变异(processvariation)受到的影响变得越来越大，而这也增加了良率提升(yieldramp-up)的难度。目前遇到低良率(low yield)问题只能靠电路设计自动化的工具供货商(Electronic Design AutomationVendor ；EDA Vendor)所提供的缺陷诊断工具(defect diagnosis tool)来诊断缺陷位置(defectlocation)。一般以静态错误模型(static fault model)进行诊断,但这种模型的主要功能是寻找因制程仪器造成的固定性缺陷，无法模拟由制程变异造成的影响。 现有获取制程信息的一种方式是由晶圆厂在每一片晶圆的切割沟槽区域内设置测试键(test key)，藉以收集制程相关信息，然而基于面积成本的考虑，每片晶圆中所摆放的测试键是很有限的，无法得到全面性的信息，而且这些测试键无法保留到切割阶段后，后因此仍需另循途径取得更多的制程信息，以提升后续的诊断或除错能力，才能有效提升良率。还有一种方式是在芯片(chip)中内建监控电路(monitor),但这些监控电路为获得高精确度，大多设计为模拟电路，模拟电路的架构与数字电路不同，且因为定制化的设计，模拟电路能够承受更大的制程变异，无法清楚反映制程变异对数字电路造成的影响。在晶圆回厂后，通常会需要对良率做分析以了解目前制程状况，一种常见的分析做法是使用晶圆地图(wafer map)来了解制程状况，这种做法需对每个测试键做测量，然而在CP/FT量产测试环境时使用的是造价昂贵的测试机台，测试时间必须压缩以免浪费测试成本，这种做法的测试时间长，因此测试成本高昂。现有的制程信息收集方式因为必须靠测量仪器或测试机台来量取信号参数，因此不仅需要高阶的测量仪器，且有可能机台本身会导入更大的误差，此外由于IC组件随着制程进步不断缩小，同时速度也不断提升，此时金属布线(wire)所造成的延迟(delay)相对的就会变的明显，因此金属布线的变化对电路速度的影响已不容忽视，但现有方法却无法测量金属布线的变异，造成诊断功能不佳等等的问题。
发明内容
本发明的目的之一，在于提出一种晶粒的可配置制程变异监控电路。本发明的目的之一，在于提出一种晶粒的可配置制程变异监控方法。根据本发明，一种晶粒的可配置制程变异监控电路，包括一环形振荡器，该环形振荡器包括多个第一标准胞兀、多个第二标准胞兀以及多个多工器，根据一选择信号以一第一模式或一第二模式产生一振荡信号；一分频器耦接该环形振荡器，以一分频倍数分频该振荡信号，产生一分频信号；以及一频率检测器耦接该分频器，藉由一基本时钟计数该分频信号的周期，产生一输出计数值；其中，该输出计数值与该晶粒的制程变异有关。根据本发明，一种晶粒的可配置制程变异监控方法，包括下列步骤根据一选择信号将一环形振荡器切换以一第一模式或一第二模式产生一振荡信号；以一分频倍数分频该振荡信号，产生一分频信号；以及藉由一基本时钟计数该分频信号的周期，产生一输出计数值；其中，该环形振荡器包括多个第一标准胞元、多个第二标准胞元以及多个多工器，且该输出计数值与该晶粒的制程变异有关。
图I是根据本发明的制程变异监控电路第一实施例的方块图；图2是根据本发明的环形振荡器一实施例的电路图；图3是根据本发明的制程变异监控电路第二实施例的方块图； 图4是根据本发明的环形振荡器另一实施例的电路图；图5是根据本发明的制程变异监控方法一实施例的流程图；以及图6是根据本发明的制程变异监控方法另一实施例的流程图。主要组件符号说明100制程变异监控电路IOOa制程变异监控电路102环形振荡器102a环形振荡器1024多工器1024a多工器1025多工器1026多工器1027多工器1028或门104分频器106频率检测器108比较电路 110设定电路
具体实施例方式本发明提出一种可设置于晶粒内的可配置制程变异监控电路及其监控方法，以全数字电路设计监控电路，完整呈现数字电路所承受的制程变异以便进行后续诊断，并藉由可配置的设定，进一步配合量产测试时的时间需求，快速筛选掉品质不佳或受到制程负面影响较大的晶粒(die)，同时维持高辨识能力。图I是根据本发明第一实施例的方块图，环形振荡器102包含多条由不同标准胞元(standard cell)串联构成的振荡路径，根据路径选择信号ro_sel，可配置的经由不同振荡路径产生出振荡信号Sf，分频器104根据输入指令pr0g_C0de对振荡信号Sf进行分频，将高频的振荡信号Sf转成低频的分频信号SD，频率检测器106再藉由频率信号dss_Clk检测分频信号Sd的周期，产生计数值C0unt_0ut。制程变异监控电路100可设置于晶粒中的任何地方，优选地，设置于时序关键(timing critical)或电源关键(power critical)区域。参照图2的环形振荡器一实施例的电路图，其由多组环形振荡路径组成，此处以四组为例。而每一组振荡路径都是由同一种标准胞元组成，并设计为可配置的架构，以提供单独循环模式及混合循环模式。这些标准胞元是指晶圆厂所提供的标准逻辑单元，例如与非门(NAND gate)和或非门(NOR gate)等，在本实施例中，第一路径ROl是由与非门构成的多个反向器NAND2串联组成，并经由多工器1024耦接在选择控制电路1022和或门(ORgate) 1028之间，第三路径R03亦同；第二路径R02是由或非门构成的多个反向器N0R2串联组成，经由多工器1025耦接在选择控制电路1022和或门1028之间，第四路径R04亦同；选择控制电路1022根据选择信号ro_sel,在不同模式下产生路径使能信号ro_en0 ro_en3以及多工使能信号wsort_en,例如在单一胞元模式(single-cell type mode)下使能第一路径R01、第二路径R02、第三路径R03或第四路径R04，以通过或门1028输出以不同路径产生的振荡时钟ro_clock，即图I所示的振荡信 号Sf，再由频率检测器106产生对应到各路径的四个计数值；在一混合胞元模式(mixed-cell type mode)下,贝U藉由路径使能信号ro_en0 ro_en3使能第一路径R01、第二路径R02、第三路径R03以及第四路径R04，并藉由多工使能信号wsort_en切换多工器1024 1027以改变振荡路径，经由第一路径ROl 第四路径R04在或门1028的输出端输出一混合多种胞元特性的振荡时钟r0_cl0ck。其它实施例中，或门1028可以多工器实现。在不同模式下产生出的振荡信号Sf及其计数值可以不同方式做运用，例如单一胞元模式下产生的计数值所包含的制程变异特性较单纯，通过第一路径ROl产生的计数值只应与与非门的制程变异相关，因此可根据标准胞元库(standard cell library)所提供的与非门的数据，例如每一与非门所造成的延迟，对分频器104做适当的分频倍率设定后，将频率检测器106产生的计数值与预期结果相比较，而判断出计数值表现出的延迟程度是否在可容许的范围内，因此能提供不同胞元在同一制程下发生的变异相关信息，在除错(debug)或诊断(diagnosis)阶段可以提供详尽的信息，以诊断阶段为例，通常会有比较宽裕的时间来做测量，需要的是有辨识能力的信息，以判断低良率的问题是来自于制程、电路设计还是设计过程中的瑕疵，因此在诊断阶段时可以将图I所示的制程变异监控电路切换到单一胞元模式，以便区分是否有发生胞元相关(cell-d印endent)或元件相关(device-dependent)变异。本实施例还将第一路径ROl与第三路径R03设计为采用相同标准胞元，因此第一路径ROl与第三路径R03所产生的计数值可用以互相比对，据此收集与制程稳定度相关的信息。混合胞元模式下产生的计数值混合了多种标准胞元的特性，因此无法提供详尽的制程变异信息，但这个模式可以迅速产生出包含不同标准胞元特性的振荡信号，因而适合在有时间压力的情况下，例如量产测试阶段，迅速判断晶粒的好坏，作为筛选晶粒的一个标准。在其它实施例中，单一胞元模式可以不同顺序循环，例如先以第一路径ROl输出振荡时钟r0_cl0ck，接着以第三路径R03输出振荡时钟，接着回到第二路径R02等等；混合胞元模式亦可有各种变化，例如仅经由第一路径ROl以及第二路径R02输出振荡时钟ro_clock。这些标准胞元应有的时序(timing)、功率(power)、延迟(delay)以及噪声等特性数据可由晶圆厂提供的标准胞元库得知，因此，输入指令pr0g_C0de即根据所选择的路径并参考标准胞元库来决定，使分频器104以不同的分频倍率对振荡信号Sf进行分频，使时钟信号dss_clk得以正确对分频信号Sd的周期进行计数，获得良好的分辨率(resolution)。图3是根据本发明的制程变异监控电路另一实施例的方块图，在制程变异监控电路IOOa中，环形振荡器102a具有多条振荡路径，可藉由路径选择信号ro_sel以及布线选择信号wire_sel做选择而切换振荡信号Sf的产生路径，分频器104将振荡信号Sf分频为信号Sd后，由频率检测器106产生输出计数值count_out，比较电路108将输出计数值count_out与标准计数值golden_value相比较,据以产生筛选信号wsort_go。由于在CP/FT量产测试环境使用的是造价昂贵的测试机台，测试时间必须尽可能压缩以降低测试成本，因此，在CP/FT量产测试时可选用混合胞元模式以减少测量次数，将测量产生的输出计数值count_out与期望的标准计数值golden_value比较,直接输出筛选信号wsort_go,将当前受测的IC分级,例如当输出计数值count_out大于标准计数值golden_value时，就淘汰受测晶粒。标准计数值golden_value可通过设定电路110决定,设定电路110可包括一使用者接口，供使用者自行设定标准计数值golden_Value，亦可以在IC设计的布局模拟(Post-layout simulation)阶段就先完成一查找表并储存在设定电路110内，设定电路110即可根据当前所选择的模式以及路径，自该查找表选择对应的标准计数值golden_value,以提供给比较电路108。在其它实施例中，还可以设计多组标准计数值，以对受测晶 粒做更精准的分级。图4是环形振荡器102a的内部架构图，与图2所示的环形振荡器102相比，环形振荡器102a中的第一路径ROLl包括了多个由与非门构成的反向器NAND2、长布线路径I、正常布线路径Wn以及三个多工器1024a，第二路径R0L2、第三路径R0L3以及第四路径R0L4亦分别包括了长布线路径、短布线路径及其对应的多工器，为避免附图过于杂乱，因此仅对第一路径ROLl加入标号。本实施例提出的环形振荡器102a共有八种振荡路径，因此，根据路径选择信号ro_sel以及布线选择信号wire_sel的设定，选择控制电路1022藉由路径使能信号ro_en0 ro_en3使能不同路径,并配合多工使能信号wsort_en以及布线选择信号wire_sel,在单一胞元模式和混合胞元模式下,进一步选择以长布线模式或正常布线模式输出振荡时钟ro_clock,例如当路径使能信号ro_en0 = I’ bl且多工使能信号wsort_en=I’ b0时，布线选择信号wire_sel = I’ b0时，信号传递会经由长布线因此金属线变异会影响到振荡周期，经由观察振荡周期的变化，则可推断金属线受到制程影响的大小。当布线选择信号Wire_Sel = I’ bl时，则信号传递路径是经由正常布线Wn，在此模式下，信号传播延迟(signalpropagation delay)主要由元件延迟(device delay)所决定。当多工使能信号WSOrt_en = I’ bl时，信号传递路径会绕过四条振荡路径，以混合胞元模式产生振荡时钟r0_cl0ck，因此不同胞元所造成的延迟偏差都会影响到最终的结果，因此得以迅速判断待测晶粒的速度是否达到标准。图5是根据本发明提出的制程变异监控方式一实施例的流程图，请参照图1，在步骤S501开始后，环形振荡器102在步骤S502进入单一胞元模式，选择一振荡路径，在步骤S503经由该振荡路径产生振荡信号Sf，接着在步骤S504中，分频器104将该振荡信号分频而产生分频信号SD，频率检测器106于步骤S505检测分频信号Sd的周期，获得当前振荡路径的输出计数值count_out,再进入步骤S507选择下一振荡路径，回到步骤S503 ;输出计数值Count_out于步骤S506输出，供后端电路收集，以便进行诊断或除错。图6是根据本发明提出的制程变异监控方式另一实施例的流程图，参照图3说明之，于步骤S601开始后，环形振荡器102a在步骤S602进入混合胞元模式，并于步骤S603经由混合路径产生振荡信号Sf，在步骤S604时，分频器104分频振荡信号Sf而产生分频信号SD，频率检测器106再于步骤S605根据分频信号Sd产生混合胞元的输出计数值，接着进入步骤606,比较电路108将输出计数值count_out与标准值golden_value相比较,据以产生判断结果，例如决定是否淘汰当前的受测晶粒，进入结束s607。本发明提出的制程变异监控电路可设置在晶粒中的不同区域，以获取晶粒内(intra-die)的制程变异信息；亦可以设置在同一晶圆中的不同晶粒上，获取晶粒 间(inter-die)的制程变异信息，还可以在不同晶圆的相同区域设置，以获得晶圆间(cross-wafer)的制程变异信息。设置位置的变化与输出计数值的信息收集整理是可预期的，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明之涵盖范围。
权利要求
1.一种晶粒的可配置制程变异监控电路，包括 一环形振荡器，包括多个第一标准胞元、多个第二标准胞元以及多个多工器，根据一选择信号以一第一模式或一第二模式产生一振荡信号； 一分频器，耦接所述环形振荡器，以一分频倍数分频所述振荡信号，产生一分频信号；以及 一频率检测器，耦接所述分频器，藉由一基本时钟计数所述分频信号的周期，产生一输出计数值； 其中，所述输出计数值与所述晶粒的制程变异有关。
2.根据权利要求I所述的监控电路，其中，所述环形振荡器包括 一第一路径，包括多个第一多工器以及由所述这些第一标准胞元构成的多个第一反向器； 一第二路径，包括多个第二多工器以及由所述这些第二标准胞元构成的多个第二反向器； 一选择控制电路，耦接所述第一路径及所述第二路径，根据所述选择信号使能所述第一路径、所述第二路径或所述第一路径及所述第二路径；以及 一第三多工器，耦接在所述第一路径、第二路径以及一输出端之间。
3.根据权利要求2所述的监控电路，其中，所述第一路径及所述第二路径分别包括一长布线路径以及一正常布线路径。
4.根据权利要求3所述的监控电路，还包括一第四多工器，受控切换以使所述振荡信号经由所述长布线路径或所述正常布线路径而产生。
5.根据权利要求2所述的监控电路，其中，所述振荡信号在所述第一模式下经由所述第一路径或所述第二路径产生，在所述第二模式下则经由所述第一路径及所述第二路径产生。
6.根据权利要求5所述的监控电路，其中，所述分频倍数在所述第一模式下与所述第一标准胞元或所述第二标准胞元相关，在所述第二模式下与所述第一标准胞元及所述第二标准胞元相关。
7.根据权利要求I所述的监控电路，其中，所述环形振荡器、所述分频器以及所述频率检测器设置于所述晶粒上。
8.根据权利要求I所述的监控电路，还包括 一设定电路，提供一标准计数值；以及 一比较电路，将所述输出计数值与所述标准计数值相比较，以产生一筛选信号； 其中，所述筛选信号用以决定所述晶粒的分级。
9.根据权利要求8所述的监控电路，其中，所述设定电路包括一使用者接口以及一缓存器。
10.根据权利要求I所述的监控电路，其中，所述这些第一标准胞元为与非门，所述这些第二标准胞元为或非门。
11.一种晶粒的可配置制程变异监控方法，包括下列步骤 根据一选择信号将一环形振荡器切换以一第一模式或一第二模式产生一振荡信号； 以一分频倍数分频所述振荡信号，产生一分频信号；以及藉由一基本时钟计数所述分频信号的周期，产生一输出计数值； 其中，所述环形振荡器包括多个第一标准胞元、多个第二标准胞元以及多个多工器，且所述输出计数值与所述晶粒的制程变异有关。
12.根据权利要求11所述的监控方法，其中，所述环形振荡器包括 由多个第一多工器以及所述这些第一标准胞元组成的第一路径； 由多个第二多工器以及所述这些第二标准胞元组成的第二路径； 一选择控制电路，耦接所述第一路径及所述第二路径，根据所述选择信号使能所述第一路径、所述第二路径或所述第一路径及所述第二路径；以及 一第三多工器，耦接在所述第一路径、第二路径以及一输出端之间。
13.根据权利要求12所述的监控方法，其中，所述第一路径及所述第二路径分别还包括一长布线路径以及一正常布线路径。
14.根据权利要求13所述的监控方法，还包括一第四多工器，受控切换以使所述振荡信号经由所述长布线路径或所述正常布线路径产生。
15.根据权利要求12所述的监控方法，其中，所述根据一选择信号将一环形振荡器切换以一第一模式或一第二模式产生一振荡信号的步骤包括 在所述第一模式下经由所述第一路径或所述第二路径产生所述振荡信号；以及 在所述第二模式下经由所述第一路径及所述第二路径产生所述振荡信号。
16.根据权利要求15所述的监控方法，其中，所述以一分频倍数分频所述振荡信号，产生一分频信号的步骤还包括 在所述第一模式下，根据所述第一标准胞元或所述第二标准胞元在一标准胞元库中的延迟数据决定所述分频倍数；或 在所述第二模式下，根据所述第一标准胞元及所述第二标准胞元在所述标准胞元库中的延迟数据决定所述分频倍数。
17.根据权利要求11所述的监控方法，还包括 提供一标准计数值； 将所述输出计数值与所述标准计数值相比较，以产生一筛选信号；以及 根据所述筛选信号决定所述晶粒的分级。
18.根据权利要求11所述的监控方法，其中，所述这些第一标准胞元为与非门，所述这些第二标准胞元为或非门。
全文摘要
一种晶粒的可配置制程变异监控电路及其监控方法，包括一环形振荡器，该环形振荡器包括多个第一标准胞元、多个第二标准胞元以及多个多工器，根据一选择信号以一第一模式或一第二模式产生一振荡信号；一分频器耦接该环形振荡器，以一分频倍数分频该振荡信号，产生一分频信号；以及一频率检测器耦接该分频器，藉由一基本时钟计数该分频信号的周期，产生一输出计数值；其中，该输出计数值与该晶粒的制程变异有关。
文档编号H01L21/00GK102760639SQ20111010770
公开日2012年10月31日 申请日期2011年4月27日 优先权日2011年4月27日
发明者李日农, 陈莹晏 申请人:瑞昱半导体股份有限公司