专利名称：一种静电抑制器及该静电抑制器的制备方法
一种静电抑制器及该静电抑制器的制备方法
技术领域：
本发明涉及电子元器件领域，尤其涉及超低容量静电抑制器，以及该静电抑制器的制备方法。
背景技术：
在现有科技及生活上，静电对人们带来了极大的影响，大到可以在不经意间将昂贵的电子器件击穿，造成电子工业年损失达上百亿美元。在航天工业，静电放电造成火箭和卫星发射失败，干扰飞行器的运行。因此静电防护在现代工业设计中显得尤为重要。目前市场主流的静电抑制器为防静电型的片式压敏电阻，其优点为易于表面贴装，但由于普通压敏电阻易老化、电容量较高的特点，在额定电压高的电路中造成强烈发热，或引起高频 (30kHz以上)信号传输失真。
发明内容本发明要解决的技术问题是，针对现有技术的不足，提供一种超低容量静电抑制器，解决现有技术中的元器件易于老化，容易引起高频信号传输失真的问题。本发明另一个要解决的技术问题是，提供一种静电抑制器的制备方法，该方法工艺简单，易于批量化生产。为了解决上述技术问题，本发明采用以下技术方案本发明提供一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于SiO 基体的两端，其中所述的ZnO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比 4:1: 5的1%0、&10、1102粉料配比而成。本发明更进一步的优选方案是所述的Mg-Zn-Ti基体与SiO基体的厚度比大于或等于1 1。本发明更进一步的优选方案是所述的Mg-Zn-Ti基体与SiO基体的厚度比大于或等于4 1。本发明还提供一种静电抑制器的制备方法，该方法包括以下步骤制得(1)制浆ZnO、Mg-ai-Ti粉体分别配置浆料，该Mg-Zn-Ti粉体按摩尔比4 :1:5 的MgO、ZnO, TiO2粉料进行配比；(2)流延将上述配制好的浆料通过流延机制得厚度为20 40 μ m的膜片；(3)叠层叠层总厚为800 μ m 1200 μ m, Mg-Zn-Ti与Si膜片厚度比大于或等于 1:1;(4)压坯将叠好的坯块密封，在40°C 60°C热水中等静压15min 30min ；(5)切割将上述静压后的膜片进行切割；(6)排胶、烧结将上述切割后的膜片在250°C 400°C条件下进行排除有机粘合剂，排胶完成的芯片在温度为800°C 1000°C下烧结Ih 3h，得到静电抑制器的芯片；(7)退火步骤，将所述烧结后的芯片在400°C 600°C退火30min ；
(8)批银及表面处理，通过在芯片的两端设置银电极，再进行表面处理得到所述的静电抑制器。本发明更进一步的优选方案是上述的(1)步骤中，MgO, ZnO, TiO2粉料混合后， 在温度为800°C 1000°C下预烧结得到M^l8Zna2TiO3粉体，再将Mg-Zn-Ti粉体与预合成的 Al2O3-SiO2-BiO2玻璃料按质量比96 4混合制得Mg-Zn-Ti基体。与现有技术相比，本发明通过提供的超低容量的静电抑制器，通过在ZnO基体上还设置有Mg-Zn-Ti基体，该两种基体材料烧结温度趋于一致；烧结后再进行退火处理，降低两相间应力；同时，现实静电吸收功能的是ZnO压敏电阻基体，但因其电容量较大，很难应用于电路中的静电防护，故本发明加入Mg-Zn-Ti基体降低元件的电容量，实现超低容量以减少元件对电路信号的吸收影响。下面结合具体实施例对发明进行进一步的说明。
具体实施方式本发明实施例提供一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于ZnO基体的两端，其中所述的ZnO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比4 1 5的1%0、&10、1102粉料配比而成。本发明实施例是按摩尔比4 1 5称量MgO、&ι0、1102粉料，混合后在900°C 下预烧结得到Μ^8Ζηα2Τ 03粉体，再将该粉体与预合成的Al2O3-SiO2-BiO2玻璃料按质量比 96 4混合后烧结得到Mg-Zn-Ti基体，所述的Al2O3-SiO2-BW2玻璃料在烧结过程中自会熔为液相，促进Mg-Zn-Ti低温结晶，烧结后Al2O3-SiO2-BiO2为玻璃相，分布于Mg-Zn-Ti晶粒周围。现实静电吸收功能的是ZnO压敏电阻基体，但因其电容量较大，很难应用于电路中的静电防护，故加入Mg-Zn-Ti基体降低元件的电容量，实现超低容量以减少元件对电路信号的吸收影响。本发明实施例所述的Mg-Zn-Ti基体与SiO基体的厚度比大于或等于1 1。，优选方案是该厚度比厚度比大于或等于4 1。不同基体厚度比的芯片容量如下表所示
基体材料类型电容量(PF)ZnO1. 97ZnO(I) Mg-Zn-Ti(I)1. 13ZnO(I) Mg-Zn-Ti(2)0. 75ZnO(I) Mg-Zn-Ti(3)0. 51ZnO(I) Mg-Zn-Ti(4)0. 38ZnO(I) Mg-Zn-Ti(6)0. 30ZnO(I) Mg-Zn-Ti(8)0. 26
由上表可知，随Mg-Zn-Ti基体占芯片总厚度比例的增大，芯片的电容量逐渐减小，但考虑到芯片强度因素，优选方案Mg-Z-Ti基体与SiO基体厚度比大于4 1较为合理， 进一步的优选方案是=Mg-Z-Ti基体与ZnO基体厚度是6 1。本发明实施例还提供一种超低容量静电抑制器的制备方法，包括以下步骤(1)制浆&!()、Mg-Zn-Ti粉体分别配置浆料，Mg-Zn-Ti粉体按上述的配比进行配料即可，球磨罐中分别加入粉体、有机溶剂(无水乙醇)进行球磨分散，然后加入粘合剂继续进行球磨制得一定粘度的浆料；(2)流延将配制好的浆料通过流延机制得厚度为20 40 μ m的膜片；(3)叠层叠层总厚为800 μ m 1200 μ m, Mg-Zn-Ti与Si膜片厚度比大于或等于 1 1 ；该总厚度优选1000 μ m, Mg-Zn-Ti与Si膜片厚度比优选6:1;(4)压坯将叠好的坯块密封，在40°C 60°C热水中等静压15min 30min ；优选方案是在50°C热水中等静压20min ；(5)切割将上述静压后的膜片进行切割，切割膜片的长宽尺寸为08inX05in、 06inX03in 或 04inX02in ；(6)排胶芯片在250°C 400°C温度条件下进行排除有机粘合剂，优选温度为 300 0C ；(7)烧结将上述排胶完成的芯片在800°C 1000°C下烧结Ih 汕，得到静电抑制器的芯片，优选的烧结温度是950°C下烧结池，得到静电抑制器的芯片；(8)退火再将上述芯片在在400°C 600°C退火30min，优选550°C，以消除两基体间的应力；(9)倒角将芯片再使用行星磨，150rpm倒角30min ；(10)批银电极在芯片两端粘银浆，并烧结成为电极；(11)表面处理在电极表面电镀一层镍然后电镀一层锡，使芯片具有良好的可焊性能。最后得到超低容易的静电抑制器。上述(1)步骤中，MgO, ZnO, TiO2粉料混合后，在800°C 1000°C下预烧结得到 M^8Zna2TiO3粉体，再将Mg-Zn-Ti粉体与预合成的Al2O3-SiO2-BW2玻璃料按质量比96 4 混合制得Mg-Zn-Ti基体；预烧结的温度优选900°C。上述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。 因此，本发明专利和保护范围应以所附权利要求为准。
权利要求
1.一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于ZnO基体的两端，其特征在于所述的SiO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比4 :1:5 的MgO、ZnO, TiO2粉料配比而成。
2.根据权利要求1所述的超低容量静电抑制器，其特征在于所述的Mg-Zn-Ti基体与 ZnO基体的厚度比大于或等于1 1。
3.根据权利要求1所述的超低容量静电抑制器，其特征在于所述的Mg-Zn-Ti基体与 ZnO基体的厚度比大于或等于4 1。
4.一种权利要求1的静电抑制器的制备方法，其特征在于包括下列步骤制得(1)制浆&ι0、Mg-Zn-Ti粉体分别配置浆料，该Mg-Zn-Ti粉体按摩尔比4 1 5的 MgO、ZnO, TiO2粉料进行配比；(2)流延将上述配制好的浆料通过流延机制得厚度为20 40μ m的膜片；(3)叠层叠层总厚为800μπι 1200μπι，Mg-Zn-Ti与Si膜片厚度比大于或等于 1:1;(4)压坯将叠好的坯块密封，在40°C 60°C热水中等静压15min 30min；(5)切割将上述静压后的膜片进行切割；(6)排胶、烧结将上述切割后的膜片在250°C 400°C条件下进行排除有机粘合剂，排胶完成的芯片在800°C 1000°C下烧结Ih 3h，得到静电抑制器的芯片；(7)退火步骤，将所述烧结后的芯片在400°C 600°C退火30min；(8)批银及表面处理，通过在芯片的两端设置银电极，再进行表面处理得到所述的静电抑制器。
5.根据权利要求4所述的静电抑制器的制备方法，其特征在于所述的(1)步骤中，MgO、ZnO, TiO2粉料混合后，在800°C 1000°C下预烧结得到M^l8Zna2TiO3粉体，再将 Mg-Zn-Ti粉体与预合成的Al2O3-SiO2-BW2玻璃料按质量比96 4混合制得Mg-Zn-Ti基体。
全文摘要
本发明提供一种超低容量静电抑制器，包括ZnO基体和电极，该电极设置于ZnO基体的两端，其中所述的ZnO基体上还设置有Mg-Zn-Ti基体，该Mg-Zn-Ti基体按摩尔比4∶1∶5的MgO、ZnO、TiO2粉料配比而成；本发明还提供一种该抑制器芯片的制作方法，该方法包括制浆→流延膜片→叠层→压坯→切割芯片→排胶→烧结；通过在ZnO基体上还设置有Mg-Zn-Ti基体，现实静电吸收功能的是ZnO压敏电阻基体，但因其电容量较大，很难应用于电路中的静电防护，故本发明加入Mg-Zn-Ti基体降低元件的电容量，实现超低容量以减少元件对电路信号的吸收影响。
文档编号H01C7/105GK102426890SQ20111022210
公开日2012年4月25日 申请日期2011年8月4日 优先权日2011年8月4日
发明者吴浩, 梁传勇 申请人:吴浩