专利名称：具有受应力区域的半导体本体的制作方法
技术领域：
本发明的实施例涉及一种半导体本体和一种具有带有受应力(versparmt)区域的半导体本体的电子元件以及一种用于制造这种半导体本体的方法。
背景技术：
尤其是在MOS晶体管中需要具有张紧区域的半导体本体。图Ia例如示出半导体本体4中的具有漏极区1、源极区2和沟道区域3的PMOS晶体管。在沟道区域4上布置有通过栅极氧化物6与沟道区域3分开的栅电极5。漏极区1 以及源极区2配备有接点7或8。在所示的示例中，漏极区1和源极区2由硅锗制成，而沟道区域3由硅制造。由于硅锗的与硅相比较大的晶格常数，所以在硅中在平行于沟道区域3中的表面的平面中生成了压应力。箭头象征了所生成的压应力。该压应力导致自由空穴的有效质量的降低，并因此导致空穴移动性的提高。图Ib中所示出的另一个示例示出了，由于在栅极上采用了合适的覆盖材料9而诱导了沟道区域3中的拉应力(作为箭头示出)。该诱导的拉应力导致自由电子的有效质量的降低，并因此导致电子移动性的提高，使得以此方式可以生成具有较小沟道电阻的NMOS晶体管。不过将不同的材料用于生成应力具有多种缺点。一方面使得制造过程昂贵。除此之外，不同材料的采用常常也要求附加的材料专门的附着层材料、金属化材料和钝化材料， 以至于制造过程更复杂和因此进一步使其昂贵。
发明内容
本发明的任务所以是，提供一种可以更便宜和更简单地制造的具有受应力的层的半导体本体。通过独立权利要求1和6所述的特征表征了本发明。本发明的改进方案在从属权利要求中找出。本发明的实施形式一般涉及由半导体材料制成的半导体本体，该半导体本体具有沿参考方向具有第一晶格常数的半导体材料的第一单晶区域、沿参考方向具有不同于第一晶格常数的第二晶格常数的半导体材料的第二单晶区域、以及在第一区域和第二区域之间的第三受应力的单晶区域。在此和在以下，“受应力”意味着，第一区域的晶格常数在第二区域中继续延续，尽管第二区域的晶格常数大于或小于第一区域的晶格常数。因此在晶体中形成了出现在第一区域和第二区域之间的受应力区域中的机械应力。在无应力的半导体本体中，由晶格结构中的晶格缺陷(Fehlstellen)来补偿晶格常数之间的差别。通过对于第一区域和第二区域采用同一种例如硅的半导体材料一但是两个区域具有不同的晶格常数，能够提供一种可以更便宜和更简单地制造的、具有受应力区域的半导体本体，因为不必采用不同的材料。一种用于在同一半导体材料的两个区域之间使晶格结构受应力的可能性在于，半导体材料的第一单晶区域具有第一晶体取向并且第二单晶区域具有不同于第一晶体取向的第二晶体取向。尤其合适的是，第一晶体取向是(100)并且第二晶体取向是(111)或(311)。在此，在括号中的数字说明表示立方晶格的米勒指数(Millerindiz)。第二区域在第一区域的 (100)取向上的(111)或(311)取向可以特别有利地实现。一种特别的实施形式涉及一种具有上述半导体本体的电子元件，其中在半导体本体中含有构成至少一个PN结的至少两个掺杂物区。所述电子元件尤其是可以具有一种半导体本体，在该半导体本体中构成有第一导电类型的第一掺杂物区、第一导电类型的第二掺杂物区、和与第一导电类型相反的第二导电类型的处于第一和第二掺杂物区之间的第三掺杂物区，并且其中至少第三掺杂物区至少部分地包括半导体本体的受应力的区域。例如在如此构成的MOSFET中，通过受应力的区域可以提高在第三掺杂物区(沟道区)中的载流子移动性，或降低沟道电阻。第三受应力的单晶区域可以因此完全大致上只设置在载流子移动性的提高是有利的元件区域中，例如在MOSFET控制电极之下的反向沟道的区域中是这种情况。在pn结的边缘端接的区域中，也就是在电子功率半导体元件的活性区域之外，可能有利的是，不提高载流子的移动性，因为这由于在较低电压下开始的雪崩击穿而可能导致击穿电压的降低。本发明的实施形式还涉及一种用于生成具有受应力区域的半导体本体的方法，其中该方法具有以下的特征提供由沿参考方向具有第一晶格常数的例如硅的半导体材料制成的第一单晶半导体区，生成由与第一半导体区邻接并沿参考方向具有不同于第一晶格常数的第二晶格常数的相同的半导体材料制成的第二单晶半导体区，其中在第一和第二半导体区之间形成第三受应力的半导体区。由此可以由相同的半导体材料生成具有受应力区域的半导体本体。例如在半导体片的情况下，第三受应力的半导体区可以在整个半导体片面积上延伸。但是也可能只局限于半导体本体的特定部分区域上，在这些部分区域中，第三受应力的半导体区的正面特性——例如提高的载流子移动性——对于半导体本体在例如电半导体元件中的使用可以看出是正面的。尤其适合于本方法的是，第二半导体区的生成具有以下的特征在第一半导体区的表面上生成μ结晶的或非晶的层或部分地μ结晶的和部分地非晶的层，并且用800°C之上的温度——例如在800°C和1250°C之间并且尤其是在1100°C和1200°C之间的温度区域中——热处理μ结晶的和/或非晶的层，其中该层再结晶。由此可以用简单的方法步骤来生成具有不同于第一半导体区的晶格常数的第二半导体区，这于是导致所希望的受应力的区域。在此，将典型地具有在从约10 nm直至大致100 μ m数量级上的、尤其是从100 nm 直至30 μ m数量级上的平均大小的晶粒的层称为μ结晶。用于生成μ结晶的和/或非晶的层的一种有利的途径是，通过将层在第一半导体区的表面上的析出方法来进行生成。对此合适的尤其是一种析出方法，该析出方法具有以下的特征用低能粒子——例如通过氢等离子体处理——照射或处理第一半导体区的表面，其中低能粒子从单晶的第一半导体区中分离出半导体材料的原子，并且将这些分离出的原子析出在第一半导体区的剩余的表面上。例如可将氢离子用作为低能粒子。在此也可以用氢掺杂所析出的半导体材料。如果借助溅射或蒸镀进行析出，则是一种用于析出μ结晶的和/或非晶的层的一种替代的方法。例如可以用0. 5 μ m至5 μ m的层厚来制造μ结晶的和/或非晶的层。另一种用于生成第二单晶半导体区的变型是，通过晶片接合将第二半导体区安放在第一单晶的半导体区上，其中将两个晶片或片一其中一个是第一半导体区并且另一个是第二半导体区——互相连接。如果两个单晶的半导体区由硅制成，则该方法变型是尤其合适的。
图Ia以示意的截面图示出了具有受压应力的沟道区域的MOS晶体管。图Ib以示意的截面图示出了具有受拉应力的沟道区域的MOS晶体管。图2以示意的截面图示出了，由在第一区域和第二区域之间具有受应力的单晶区域的统一的半导体材料制成的半导体本体。图3示出了用于生成具有受应力层的半导体本体的示范性的方法流程。图4示出了用于生成半导体本体中的受应力区域的示范性的方法流程。
具体实施例方式以下根据附图详细阐述本发明的实施例。但是本发明不局限于具体说明的实施形式，而是可以以合适的方式加以修改和变换。在本发明框架中，将一种实施形式的单个的特征和特征组合与另一种实施形式的特征和特征组合合适地相联合，以便获得其它的根据本发明的实施形式。在以下借助附图详细阐述本发明的实施例之前，要指明的是，附图中的相同的元件配备了相同的或类似的附图标记，并且略去了这些元件的重复的说明。此外，附图不一定是符合尺寸比例的，更确切地说重点在于基本原理的阐述。图2中以示意的方式示出了通过半导体本体10的截面图。半导体本体10由诸如硅的统一的半导体材料组成。在此，半导体本体10具有沿着参考方向X具有第一晶格常数的半导体材料的第一单晶区域11。该第一单晶区域11例如由(100)取向的硅单晶组成，并且例如可以是一种通常用(100)晶体取向制造的商业上通用的硅衬底片。此外，半导体本体10也还具有由相同的半导体材料子层的第二单晶区域12，该半导体材料沿着参考方向X 具有不同于第一晶格常数的第二晶格常数。在第一区域11和第二区域12之间形成了第三受应力的单晶区域13。受应力的第三区域13通常具有与第一区域11相同的晶体取向，并且通过第二区域受到应力。包括第一区域11、第二区域12和受应力的第三区域13的整个半导体本体10因此由相同的但是具有不同晶格常数和应力的半导体材料组成。这尤其是适用于由硅制成的半导体本体10，该半导体本体10具有拥有第一晶体取向(例如(100))的第一区域11和拥有不同于第一晶体取向的第二晶体取向(例如(111)或(311))的第二区域 12。按照第二区域12相对于第一区域11是否沿参考方向X具有较大的晶格常数或较小的晶格常数，在第三受应力的区域13中出现沿参考方向X的拉应力或压应力。因此例如在硅半导体本体10中，第三区域13在第二区域12为(311)晶体取向时相对于第一区域11 的(100)晶体取向受拉应力。可将像上述那样的具有受应力层的半导体本体用在一种电子元件中，该电子元件在半导体本体中具有构成至少一个pn结的至少两个掺杂物区。电子元件例如可以在半导体本体中具有第一导电类型的第一掺杂物区、第一导电类型的第二掺杂物区、和与第一导电类型相反的第二导电类型的处于第一和第二掺杂物区之间的第三掺杂物区。尤其是在MOSFET中，将这种结构实现为漏极区、源极区和位于其间的沟道区。至少第三掺杂物区 (M0SFET中的沟道区)在此情况下应至少部分地包括半导体本体的受应力的第三区域。图3a中示出了用于生成具有受应力区域的半导体本体的实施例的第一方法阶段。在此，提供了由沿参考方向X具有第一晶格常数的例如硅的半导体材料制成的第一单晶的半导体区20。将例如可以是半导体片或也可以只是例如像外延层那样的半导体片的一部分的该第一单晶区域，用低能粒子在第一表面M上在真空中进行处理，例如通过氢等离子体处理。低能粒子在此典型地具有在10 eV至100 eV区域中的能量和例如加速的氢离子。在此可将第一单晶的半导体区用为电极。通过该照射或处理，来自单晶半导体区20的第一表面M中的原子受到撞击。这些从第一单晶半导体区M的复合物中所释放的原子， 于是在硅半导体材料的示范性的情况下，形成了硅烷分子或在气相下类似的复合物，这些复合物于是又以μ结晶硅、即具有10 nm至100 μ m的平均结晶直径的硅结晶的形式或以非晶硅的形式析出在第一单晶的半导体区20上。在具有硅半导体材料的示范性的实施形式中，因此在用低能粒子处理硅半导体片20之后，生成了约0.5μπ 至5 μπ 厚的μ结晶的、非晶的层或由μ结晶的和非晶的硅组成的层。原则上可以设想，但是也可以通过从气相中或从另外合适的析出方法中析出半导体材料，来生成也可以含有氢原子的μ结晶的和/或非晶的层，而不用为此事先用高能粒子照射表面。图北中示出了该生成的μ结晶的和/或非晶的层21。图3c中示出了在另一方法步骤之后的结果，在该方法步骤中，μ结晶的和/或非晶的层21经受了具有800°C之上的温度的、尤其是具有在1100°C至1200°C区域中的温度的热处理。在经过足够长的持续时间、例如在30分钟直至四小时的、尤其是两小时的该热处理中，μ结晶的和/或非晶的层21再结晶，并且形成了由与第一单晶半导体区20相同的半导体材料制成的第二单晶的半导体区22。在具有第一单晶区域20的(100)晶体取向的所采用硅半导体材料的示例中，将具有另一种晶体取向的第二半导体区22再结晶，例如具有(111)或(311)晶体取向。由此在第一单晶半导体区20和第二单晶半导体区22之间，形成了第三受应力的半导体区23。例如可以通过μ结晶的和/或非晶的层21的热处理的持续时间和温度来影响在该第三半导体区23中的应力的强度。在1200°C时对μ结晶的和/ 或非晶的层21的两小时热处理的情况下，可以达到从当前观点看为最大的应力。在热处理的持续时间较少和/或温度较低的情况下，可以调定较弱的应力。图4中示出了一种用于在半导体本体中生成受应力区域的本发明的替代的实施形式。图如作为本方法的初始情况示出了一种由沿参考方向X具有第一晶格常数的例如硅的半导体材料制成的第一单晶半导体区30。第一单晶的半导体区30例如可以是一种
7半导体片或也可以只是例如像外延层那样的半导体片的一部分。在该第一单晶的半导体区30中，在主表面37上，例如通过刻蚀方法构成了沟槽 35，该沟槽35从主表面37垂直延伸到第一单晶的半导体区30中，并且具有侧壁38以及底面39。图4b中示出了，在硅半导体材料的情况下，在主表面37上以及在沟槽35的侧壁 38上和底面39上已构成了例如像氧化层那样的保护层36、尤其是SiO2层之后的情况。图如示出了另一方法步骤的结果，按照该方法步骤，沟槽35的侧壁38已从保护层36中脱离，使得在沟槽35的这些侧壁38上暴露出第一单晶的半导体区30。随后在侧壁38上生成了由与第一单晶半导体区30相同的半导体材料制成的第二单晶的半导体区34。该第二单晶的半导体区34沿参考方向X具有不同于第一晶格常数的第二晶格常数，使得沿着在第一单晶半导体区30和第二单晶半导体区34之间的侧壁38形成了第三受应力的半导体区33。例如用已经对于图3所描述的类似的方法，进行第二单晶的半导体区34的生成。在此，在本实施例中，用诸如氢离子的低能粒子来处理在侧壁38上暴露出的第一单晶的半导体区30。由此从第一单晶的半导体区30的复合物中释放出原子， 这些原子于是作为具有另一种晶格常数的、尤其是具有另一种晶体取向的第二单晶的半导体区34重新积聚到第一单晶的半导体区30上并且导致应力。可将这种结构例如用于沟槽M0SFET，在该沟槽MOSFET中，在沟槽中构成了栅电极，该栅电极通过栅极电介质与半导体区30、33和34隔离。在该沟槽MOSFET中，沿着侧壁存在沟道区，其中沟道区至少部分地包括受应力的半导体区33。在没有示出的另一方法中，借助晶片接合可将优选由硅组成的第二半导体层安放在优选同样由硅组成的第一层上，并且然后减薄到所希望的最终厚度上。对于减薄提供诸如灵巧切削法(Smart-Cut-Verfahren)的公知方法，或替代地也出现了磨削步骤和/或刻蚀步骤。不过这些变型带来了不可避免的“旋转晶片误取向”的缺点，虽然通过晶片互相的最佳校准可将该“旋转晶片误取向”保持得尽可能地小，但是不能像在上述方法中那样完全避免。
权利要求
1.一种由半导体材料制成的半导体本体，具有-沿参考方向(X)具有第一晶格常数的半导体材料的第一单晶区域(11，20，30)，-沿参考方向(X)具有不同于第一晶格常数的第二晶格常数的半导体材料的第二单晶区域(12，22，34)，和-在第一区域(11，20，30)和第二区域(12，22，34)之间的第三受应力的单晶区域(13， 23，33)。
2.按照权利要求1的半导体本体，其中半导体材料的第一单晶区域(11，20，30)具有第一晶体取向，并且第二单晶区域(12，22，34)具有不同于第一晶体取向的第二晶体取向。
3.按照权利要求2的半导体本体，其中第一晶体取向是(100)，并且第二晶体取向是 (111)或(311)。
4.一种电子元件，具有-按照以上权利要求之一的半导体本体，和-在半导体本体中的构成至少一个pn结的至少两个掺杂物区(1，2，3)。
5.按照权利要求4的电子元件，其中在半导体本体中构成有第一导电类型(1，2)的第一掺杂物区、第一导电类型(1，2)的第二掺杂物区以及与第一导电类型相反的第二导电类型的处于第一和第二掺杂物区之间的第三掺杂物区(3)，并且其中至少第三掺杂物区(3) 至少部分地包括半导体本体的受应力的第三区域(13，23，33)。
6.一种用于生成具有受应力区域的半导体本体的方法，具有以下的特征-提供沿参考方向(X)具有第一晶格常数的半导体材料制成的第一单晶半导体区 (11,20,30),-生成由与第一半导体区(11，20，30)邻接并沿参考方向(X)具有不同于第一晶格常数的第二晶格常数的相同的半导体材料制成的第二单晶半导体区(12，22，34)，其中在第一和第二半导体区(20，22)之间形成第三受应力的半导体区(13，23，33)。
7.按照权利要求6的方法，其中第二半导体区(12，22，34)的生成具有以下的特征-在第一半导体区(20)的表面(24)上生成μ结晶的或非晶的层(21)，或部分μ结晶的和部分非晶的层(21)，-用800°C之上的温度对μ结晶的和/或非晶的层(21)热处理，其中所述层再结晶。
8.按照权利要求7的方法，其中通过析出方法在第一半导体区(20)的表面(24)上进行μ结晶的和/或非晶的层(21)的生成。
9.按照权利要求8的方法，其中所述析出方法具有以下的特征-用低能粒子处理第一半导体区(11，20，30)的表面，其中所述低能粒子从单晶的第一半导体区(11，20，30)中分离出半导体材料的原子，-在第一半导体区(11，20，30)的剩余的表面上将这些分离出的原子析出。
10.按照权利要求9的方法，其中所述低能粒子是氢离子。
11.按照权利要求8的方法，其中借助溅射或蒸镀进行所述析出。
12.按照权利要求7至11之一的方法，其中制造具有0.5μπι至5 ym厚度的μ结晶的和/或非晶的层(21)。
13.按照权利要求6至12之一的方法，其中在1100°C至1200°C之间的温度区域中进行所述热处理。
14.按照权利要求6至13之一的方法，其中经过在30分钟直至四小时范围中的持续时间来进行所述热处理。
15.按照权利要求6的方法，其中将第二单晶的半导体区通过晶片接合安放在第一单晶的半导体区上。
全文摘要
具有受应力区域的半导体本体。由半导体材料制成的半导体本体具有沿参考方向具有第一晶格常数的半导体材料的第一单晶区域、沿参考方向具有不同于第一晶格常数的第二晶格常数的半导体材料的第二单晶区域、以及在第一区域和第二区域之间的第三受应力的单晶区域。
文档编号H01L21/336GK102412259SQ201110281239
公开日2012年4月11日 申请日期2011年9月21日 优先权日2010年9月21日
发明者J. 尼德诺斯泰德 F., 舒尔策 H-J., 约布 R. 申请人:英飞凌科技奥地利有限公司