一种半导体装置和具有用以传送信号的输出节点的电路的制作方法
【技术领域】
[0001]本发明涉及电路设计，特别是驱动器及终结器设计。
【背景技术】
[0002]当一个信号传输通过具有不同阻抗的两条传输线时，发射信号的部分可能会因反射而失真。因此，在半导体装置中传送信号到外部传输线的驱动器的输出阻抗应匹配外部传输线的阻抗。通过传输线高速传送信号的半导体装置可以包括一脱机驱动器(OfT-ChipDriver, (XD)和一终结电阻器(On-Die-Terminat1n，0DT)，用于匹配外部传输线的阻抗。当信号从半导体装置输出到外部时，半导体装置中的脱机驱动器(OCD)执行阻抗匹配(Impedance Matching)的操作，通过输出阻抗的调整以与外部传输线的阻抗匹配以减少信号的损失。当信号从外部向半导体装置输入时，半导体装置中的终结电阻器(ODT)执行阻抗匹配(Impedance Matching)的操作，通过输入阻抗的调整以与外部传输线的阻抗匹配以减少号的损失。
[0003]O⑶或ODT的阻抗特性可以通过校准以获得一个更佳的信号完整性。而当传输速度增加，阻抗校准的需求也随之增加。
[0004]对于如在双倍数据率(DDR)动态随机存取内存(DRAM)接口的高速输出输入(1)信号来说，制作过程、电压及温度(Process, Voltage, and Temperature, PVT)等因素的变化会显著地影响输出输入垫(10 Pads)的阻抗特性。
[0005]因此，一个有效的方法来补偿变动的PVT以使每个输出输入垫有理想的阻抗特性是非常重要的。
[0006]在传统的IC设计中，本体或大量的PMOS晶体管被连接到VDD，且一 NMOS晶体管连接至地。
[0007]图1显示传统模拟型的O⑶/ODT设计。上拉驱动器包括P042和P146，及下拉驱动器包括N148和N044。输出信号是在上拉驱动器P146和下拉驱动器N148的接合点。输入信号通过反相器(Inverter) 50分别耦接至上拉驱动器P146和下拉驱动器N148的闸门。阻抗预估电路(Impedance Evaluat1n Circuit) 31产生出上拉偏压PBIAS到上拉驱动器P042的闸门以及下拉偏压NBIAS到下拉驱动器N044的闸门，以调整上拉路径和下拉路径的阻抗。然而，上拉路径和下拉路径需要堆栈的晶体管，如图1所示。
[0008]图2显示另一种传统模拟型的O⑶/ODT设计。上拉驱动器PO和下拉驱动器NO皆为偏压装置(biased device)。阻抗预估电路31产生出上拉偏压PBIAS通过N260到上拉驱动器PO的闸门以及下拉偏压NBIAS通过P262到下拉驱动器NO的闸门，以调整上拉路径和下拉路径的阻抗。晶体管Pl和NI分别为导通上拉路径和下拉路径的开关。上拉驱动器PO和下拉驱动器NO的闸门电压可被调整，以便使上拉和下拉路径具有相同的阻抗。然而，偏压电路提供的偏压PBIAS与偏压NBIAS必须具有很大的驱动能力才可。
[0009]图3显示出一个传统的二进制权重计数型的输出级O⑶/ODT设计。PUO?PU6和PDO?PD6可以被控制，以使上拉路径和下拉路径具有相同的阻抗。
[0010]综上所述，传统的使用模拟电路的0CD/0DT设计需要堆栈的晶体管，而使用数字电路的0CD/0DT设计需要许多平行电阻器和晶体管。因此，传统的使用模拟电路或数字电路的0CD/0DT设计需要大量的电阻器或晶体管而导致集成电路过于庞大。此外，庞大数量的电阻器或晶体管也会增加绕线(routing)的难度。
[0011 ] 因此，所需要的有效率的方式来设计1单元的O⑶/ODT，以使O⑶/ODT达到理想的阻抗值而不随着PVT变化而改变，从而增加信号的完整性。
【发明内容】
[0012]本发明的一个目的是提供一种有效的方式来匹配一个上拉路径和下拉路径之间的阻抗，而不必在一 1单元的输出级上使用堆栈装置，以节省集成电路的面积，并实现更高的速度。
[0013]本发明的一实施例提供一种有效的方式来调整一上拉晶体管和一下拉晶体管本体(Bulk or Body)的背闸门电压(back-gate voltage)，以使(XD/0DT达到理想的阻抗值。
[0014]本发明的一个实施例提供一种有效的方式来调整一个上拉晶体管和一个下拉晶体管的背闸门(back-gate)电压，以补偿因PVT的变动所引起的上拉路径和下拉路径的阻抗变化。中央的PVT校准单元可以重新产生本地的VBP和VBN并将它们分送到不同的10单元组，其中，每个10单元组中的本地偏压产生器可以嵌入到一 VDD或一 VSS垫的电路中，中央PVT校准单元可使用一偏压控制总线和每个10单元组中的本地偏压产生器通信。
[0015]本发明的一个实施例公开了一种具有用以传送信号的输出节点的电路，其中该电路包括:一第一上拉驱动器，具有一耦接至一第一参考电压的第一终端以及一耦接至一输出节点的第二终端，其中该第一上拉驱动器包含具有一第一本体电压节点的一上拉晶体管，其中当该上拉晶体管被开启时，一上拉路径形成于该第一终端至该第二终端之间；一第一下拉驱动器，具有一耦接至该输出节点的第三终端以及一耦接至一第二参考电压的第四终端，其中该第一下拉驱动器包含具有一第二本体电压节点的一下拉晶体管，其中当该下拉晶体管被开启时，一下拉路径形成于该第三终端至该第四终端之间；一第一可调偏压产生器，分别用于产生一第一偏压至该第一本体电压节点以及一第二偏压至该第二本体电压节点，使得该下拉路径的一第一阻抗和该上拉路径的一第二组抗实质相同，以减少信号的传输耗损或失真。
[0016]在一个实施例中，该第一偏压以及该第二偏压分别被调整，以补偿该第一阻抗及该第二阻抗的PVT变化量。
[0017]在一个实施例中，上拉晶体管为一 PMOS晶体管，下拉晶体管为一 NMOS晶体管。
[0018]在一个实施例中，上述的电路包括一校准单元，用于调节该第一可调偏压产生器，以补偿因PVT的变动所引起的上拉路径和下拉路径的阻抗变化。
[0019]在一个实施例中，上述驱动电路还包含一校准单元，用以控制该第一可调偏压产生器以产生该第一偏压以及该第二偏压，以使该第一阻抗及该第二阻抗分别与一参考电阻的阻抗实质相同。
[0020]在一个实施例中，该校准单元包含一第二上拉驱动器、一第三上拉驱动器、一第二下拉驱动器和一校准控制单元，其中该第二上拉驱动器在一第一侦测节点与该第二下拉驱动器串联，且该第三上拉驱动器在一第二侦测节点与该参考电阻串联，其中该校准控制单元侦测该第一侦测节点和第二侦测节点的电压，以产生该第一偏压及该第二偏压。
[0021 ] 在一个实施例中，该校准单元还包括一第二可调偏压产生器，其中，该校准控制单元侦测该第一侦测节点和第二侦测节点的电压，以产生一阻抗校准代码以设定该第二可调偏压产生器，以使得该第二上拉驱动器及该第二下拉驱动器分别与该参考电阻的阻抗实质相同，该阻抗校准代码被传送至该第一可调偏压产生器，以产生该第一偏压及该第二偏压。
[0022]在一个实施例中，该第一可调偏压产生器被嵌入于一电源垫或接地垫的电路中。
[0023]本发明一个实施例中公开了一种半导体装置，该半导体装置包括多个1垫，其中，每个1垫包括一个上述具有用以传送信号的输出节点的电路。
[0024]本发明一个实施例中公开了一种半导体装置，该半导体装置包括多个垫组，其中每个垫组包括一电源垫或一接地垫以及多个1垫，其中一第一可调偏压产生器被嵌入于每个垫组垫的电源垫或接地垫的电路中，并且每个1垫具有一第一上拉驱动器及一第一下拉驱动器；一校准单元，用以产生对应于一参考电阻的阻抗校准代码并通过一个偏压控制总线传送该阻抗校准码至该多个可调偏压产生器；其中，每一组垫的该第一可调偏压产生器根据阻抗校准代码产生偏压至所述1垫的该第一上拉驱动器及该第一下拉驱动器以分别设定其阻抗。
[0025]在一个实施例中，该第一上拉驱动器包括具有一第一本体电压节点的一上拉晶体管，该第一下拉驱动器包括具有一第二本体电压