利用三维晶片堆叠的可扩展的交叉点开关的电路及方法
【技术领域】
[0001]本发明大体上涉及纵横开关(crossbar switch)，更加具体地，涉及可扩展的三维交叉点开关(cross-point switch)。
【背景技术】
[0002]为了适当地将数据路由至集成电路的不同的逻辑和算法组件并适当地将数据从集成电路的不同的逻辑和算法组件路由出来，集成电路中的开关是必需的。随着集成计算电路的复杂度增加，对于使各种组件之间能够进行数据路由的更加灵活的开关的需求也增大。例如，大容量开关有益于诸如现场可编程门阵列(FPGA)技术等可编程硬件，其中，逻辑组件可以具有根据执行功能所需的逻辑组件的被配置子集而变化的互连(interconnect1n)。
[0003]传统的开关的历史可以追溯到上世纪的物理NXN电话交换机，经过20世纪50年代发展出的多级网络，直至出现现代远程电信路由器。NXN开关能够将第一多个N向输入端口中的任何一个的数据传送至任一个N向输出端口。路由器的一部分可以全部或部分地以FPGA和专门集成电路(ASIC)逻辑实现。
[0004]Clos网络是递归地(意思是由其它的m输入网络构建η输入网络，其中m〈n)建立NXN交叉点开关的众所周知的方法。通常的3级Clos网络由纵横开关的入口、中间和出口网络组成且具有参数r、n和m，以实现NXN置换网络，其中N = r*n。每个入口级纵横开关具有m个出口端，且存在m个中间级纵横开关。每个入口级开关与每个中间级开关之间恰好存在一个连接。存在r个出口级开关，每个出口级开关具有m个输入和η个输出。每个中间级开关恰好仅一次地连接至每个出口级开关。因此，入口级具有r个开关，各开关具有η个输入和m个输出。中间级具有m个开关，各开关具有r个输入和r个输出。出口级具有r个开关，各开关具有m个输入和η个输出。
[0005]这样的网络可以具有不同的类别，诸如阻塞、无阻塞和可重排等等。如果m ^ 2n-l，那么网络是无阻塞网络，意味着在不破坏任何现有连接的情况下可以建立新的连接。如果m>n，则网络是可重组网络而不是无阻塞网络，因为只有在改变某一或某些现有连接的情况下才可以得到新的解决方案。
[0006]如上所述，在基于数据包的交换以及光学传输中，交叉点开关在数据通信应用中非常重要。然而，在可编程硬件的情况下，因为不同的应用需要数量可变的待连接的逻辑组件，所以不同的应用通常需要不同的交叉点结构。为了维持可编程硬件的灵活性，作出使交叉点开关硬化在FPGA晶片(FPGA die)上的任何设计决定，从成本和使用的角度来说是难以自证合理的命题，因为这样的硬化开关必须具有最大连接能力以用于FPGA晶片可能被构造用于的各种应用。
[0007]FPGA用户可能具有这样的应用:需要交叉点开关连接FPGA晶片上的不同组件以实现所述应用。然而，不同的用户应用程序之间的开关组成可能不同，使得普通的硬化逻辑方案非常难以适应各种各样的用户需求。例如，一个用户可能需要每个端口为100位宽的64个端口。相对地，第二个用户可能需要每个端口为400位宽的16个端口。两个用户都需要具有相同数量的输入和输出的交叉点开关。同时满足这两个用户需求的硬化方案非常难以建立。这样的传统的硬化逻辑方案将需要以任一用户所需的最大参数来建立交叉点开关，例如每个端口为400位宽的64个端口。这样的设计虽然满足这两个用户的需求，但是增加了器件的成本和复杂度。
【发明内容】
[0008]一个公开的示例是交叉点开关，其包括堆叠在具有开关接口区域的组件晶片上的一系列硬逻辑开关晶片。硬件开关晶片均包括入口开关，所述入口开关被连接至多路复用器，所述多路复用器连接至中间级开关。堆叠的开关晶片上的所述入口开关的输入和输出经由硅通孔(TSV)连接至开关接口区域。所述入口开关的输出经由TSV还连接至多路复用器以路由至堆置在初始开关晶片上方的第一■开关晶片的中间级开关。第一■开关晶片的入口开关的输出经由TSV连接至多路复用器以路由至下方的开关晶片的中间级开关。通过堆叠额外的开关晶片，所述开关能够配置用来增大端口数量以及端口的宽度。
[0009]鉴于参照附图对各种实施例进行的详细说明，额外各方面对本领域普通技术人员而言将是显见的。下面提供附图的简要说明。
【附图说明】
[0010]在阅读下面的详细说明并参考附图的基础上，前述和其它优势将变得显然。
[0011]图1A是具有堆叠的三维交叉点开关单元的组件电路晶片；
[0012]图1B是图1A中的电路晶片的一个组件区域的近视特写图，该组件区域具有三维交叉点开关单元中的一组堆叠开关晶片；
[0013]图2A是图1B中的电路晶片的组件区域以及开关晶片的分解近视图；
[0014]图2B是图1B中的电路晶片的组件区域以及堆叠开关晶片的侧视图；
[0015]图3是由纵横开关形成的示例性交叉点开关的开关拓扑形态的配置；
[0016]图4是被配置用来实现图3的开关拓扑形态的图1B中的电路晶片的组件区域以及示例性开关晶片的框图；
[0017]图5示出了无线通信系统；
[0018]图6是图5中的无线通信系统中的利用示例性交叉点开关单元的可编程硬件电路组件的框图；并且
[0019]图7是Interlaken应用中的利用示例性交叉点开关单元的可编程硬件电路组件的框图。
[0020]虽然本发明容许各种变型和替代形式，但在附图中以举例的方式示出了特定示例，并将在本文中对它们进行详细说明。然而，应当理解，本发明不是旨在限于公开的特定形式。而是说，本发明旨在覆盖在随附的权利要求所限定的本发明的主旨和范围之内的所有变型、等同物以及替代方案。
【具体实施方式】
[0021]图1A示出了根据本发明实施例的集成电路组件晶片的示意性示例，该集成电路组件晶片是可编程逻辑器件(PLD) 100。可编程逻辑器件100具有输入/输出电路110，该电路110用于驱动信号经由输入/输出插针120从器件100离开并且用来接收经由输入/输出插针120来自其它器件的信号。互连资源(Interconnect1n resource) 115 (诸如全局和局部的垂直和水平的导线和总线等)可以用来在器件100上路由信号。
[0022]输入/输出电路110包括常规输入/输出电路、串行数据收发电路、差分接收和发送电路或用来将一个集成电路连接至另一个集成电路的其它电路。
[0023]互连资源115包括导线以及各导线之间的可编程连接，因此有时被称为可编程互连 115。
[0024]可编程逻辑区域140可以包括诸如数字信号处理电路、存储电路、运算电路等可编程组件或其它组合和时序逻辑电路(例如，可配置寄存器电路)。作为示例，可配置寄存器电路可以作为常规寄存器来操作。可替代地，可配置寄存器电路可以作为具有错误检测和纠错能力的寄存器来操作。
[0025]可编程逻辑区域140可以被配置用来执行自定义逻辑功能。可编程逻辑区域140还可以包括执行特定应用程序且具有有限的可配置性的专用模块。例如，可编程逻辑区域140可以包括诸如可配置存储模块、可配置处理模块、可编程锁相环电路、可编程延迟锁相环电路等专用模块或具有有限的可配置性的其它专用模块。可编程互连115也可以被认为是一种可编程逻辑区域140。
[0026]可编程逻辑器件100包括可编程存储元件130。存储元件130能够利用输入/输出电路110和插针120来加载配置数据(也被称为编程数据)。一旦加载，存储元件均提供对应的静态控制信号，该信号控制可编程逻辑区域140中的相关逻辑组件的操作。在典型的场景中，加载的存储元件130的输出被施加于可编程逻辑区域140中的金属氧化物半导体晶体管的栅极以使特定的晶体管导通或截止，并由此配置可编程逻辑区域140的逻辑以及路由路径。可以以这样的方式控制的可编程逻辑电路元件包括多路复用器(例如，用于在可编程互连115中形成路由路径的多路复用器)、查找表、逻辑阵列、与(AND)逻辑门、或(OR)逻辑门、与非(NAND)逻辑门、或非(NOR)逻辑门和传输门等中的一部分。
[0027]存储元件130可以使用任何适合的易失性存储结构和/或非易失性存储结构，例如，随机存取存储(RAM)单元、恪丝、反恪丝(antifuse)、可编程只读存储器存储单元、掩模可编程(mask-programmed)结构和激光可编程(laser-programmed)结构以及这些结构的组合等等。因为存储元件130在编程期间内加载有配置数据，所以存储元件130有时也被称为配置存储器、配置RAM(CRAM)或可编程存储元件。
[0028]可以使用任何适合的架构来组织器件100的电路。作为示例，可以以较大的可编程逻辑区域的一系列的行和列来组织可编程逻辑器件100的逻辑，每一个上述较大的可编程逻辑区域包含多个较小的逻辑区域。上述较小的区域例如可以是有时也被称为逻辑元件(LE)的逻辑区域，每个逻辑元件包含查找表、可编程多路复用器电路和一个或多个寄存器。所述较小的区例如也可以是有时也被称为自适应逻辑模块(ALM)、可配置逻辑模块(CLB)、切片和半切片等的逻辑区域。自适应逻辑模块均可以包括一对加法器、一对关联寄存器和一个查找表或包括其它的共用组合逻辑模块(即，来自一对LE的的资源一一在上下文中，有时也被称为自适应逻辑元件或ALE)。上述较大的区域例如可以是例如包括有多个逻辑元件或多个