专利名称：与有源区重叠的poly切口的布局的制作方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种POLY切口的布局。
背景技术：
随着栅电极间距的减小， 其间距通常称作POLY间距，不断增加的更严格的设计规则被采用。例如，对于小于等于90nm的POLY间距来说，需要固定的poly间距，其中，将在晶圆中的栅电极和伪栅电极形成为具有均匀间距的平行线。在有限的设计规则下，由于通常在平行POLY线之间形成阱拾取区域，所以具有用于形成阱拾取区域的有限空间。阱拾取区域对于该电路来说是必要的。然而，阱拾取区域也占有芯片面积，并且难以减小由该阱拾取区域所导致的芯片面积损失。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一个方面，提供了一种方法，包括在栅电极线上方形成掩模层，其中，所述栅电极线位于半导体衬底的阱区域的上方；在所述掩模层中形成第一开口，其中，通过所述第一开口暴露所述栅电极线的部分和所述阱区域的阱拾取区域；以及通过所述第一开口去除所述栅电极线的部分。在该方法中，所述第一开口包括第一部分和第二部分，其中，所述第一部分的第一宽度大于所述第二部分的第二宽度，并且其中，在与所述栅电极线的纵向平行的方向上测量所述第一宽度和所述第二宽度；以及第三部分，所述第三部分的宽度小于所述第一宽度，并且其中，所述第二部分和所述第三部分位于所述第一部分的相对侧上。在该方法中，所述栅电极线为没有与任何晶体管的栅电极连接的伪栅电极线；或者所述栅电极线为与第一晶体管的第一栅电极连接的有源栅极线，将所述栅电极线进一步连接至第二晶体管的第二栅电极，并且其中，在所述去除步骤以后，所述第一栅电极和所述第二栅电极彼此断开；或者在形成所述第一开口的步骤以后，通过所述第一开口暴露伪栅电极线和有源栅电极线，并且其中，所述阱拾取区域包括在所述伪栅电极线和所述有源栅电极线之间的部分。该方法进一步包括在去除步骤以后在所述栅电极线的剩余部分上方形成层间电介质(ILD);以及在所述ILD中形成接触件并且所述接触件与所述阱拾取区域电连接，或者所述阱区域为P型阱区域，并且其中，所述方法进一步包括在实施形成所述第一开口的步骤时，同时在所述掩模层中形成第二开口，其中，通过所述第二开口暴露额外栅电极线的部分和η型阱区域的η型阱拾取区域；以及通过所述第二开口去除所述额外栅电极线的部分。根据本发明的另一方面，提供了一种方法，包括在半导体晶圆的上方覆盖形成掩模层，所述半导体晶圆包括多条栅电极线，包括伪栅电极线和有源栅电极线，其中，所述多条栅电极线彼此平行并且具有均匀间距阱区域；所述阱区域的阱拾取区域，其中，所述阱拾取区域包括在所述多条栅电极线中的两条相邻栅电极线之间的部分；以及有源区，其中，所述多个栅电极中一个和所述有源区形成晶体管；形成位于所述掩模层中的开口，从而暴露所述多条栅极线中的一条和所述阱拾取区域；蚀刻通过所述开口所暴露的所述多条栅电极线中的部分；在所述多条栅电极线和所述阱拾取区域的上方形成层间电介质(ILD);以及在所述ILD中形成接触栓塞并且将所述接触栓塞电连接至所述阱拾取区域。在该方法中，在所述蚀刻步骤以后，通过所述开口暴露全部所述阱拾取区域，所述开口具有T型，其包括具有第一宽度的第一部分和具有小于所述第一宽度的第二宽度的第二部分，并且其中，通过所述开口的所述第一部分暴露所述阱拾取区域。
在该方法中，通过所述开口进一步暴露伪栅电极线；或者所述多条栅电极线中的一条包括形成两个晶体管的栅电极的两个部分，并且其中，在所述蚀刻步骤以后，所述两个部分彼此断开；或者所述阱区域为P型阱区域；或者所述阱区域为η型阱区域。根据本发明的又一方面，提供了一种方法，包括在半导体晶圆的上方覆盖形成掩模层，其中，所述半导体晶圆包括多条栅电极线，包括伪栅电极线和有源栅电极线，其中，所述多条栅电极线彼此平行并且具有均匀间距；Ρ型阱区域和η型阱区域；以及P型阱拾取区域和η型阱拾取区域，分别直接位于所述P型阱区域和所述η型阱区域的上方；在所述掩模层中形成第一开口和第二开口，其中，通过所述第一开口暴露所述P型阱区域和所述多条栅电极线中的两条，并且其中，通过所述第二开口暴露所述η型阱区域和所述多条栅电极线中的另外两条；蚀刻通过所述第一开口和所述第二开口所暴露的所述多条栅电极线中的部分；在所述多条栅电极线和所述第一阱拾取区域和所述第二阱拾取区域的上方形成层间电介质(ILD);以及在所述ILD中形成第一接触栓塞和第二接触栓塞并且所述第一接触栓塞和所述第二接触栓塞分别电连接至所述第一阱拾取区域和所述第二阱拾取区域。该方法进一步包括ρ型晶体管，包括第一栅极/漏极区域；和11型晶体管，包括第二源极/漏极区域，其中，所述第一源极/漏极区域包括位于所述多条栅电极线的所述另外两条之间的部分，并且其中，所述第二源极/漏极区域包括位于所述多条栅电极线中的所述两条之间的一部分。在该方法中，多条栅电极线中的所述两条包括第一伪栅电极线和第一有源栅电极线，并且其中，所述多条栅电极线中的所述另外两条包括第二伪栅电极线和第二有源栅电极线；或者所述多条栅电极线包括通过所述第一开口和所述第二开口之一所暴露的有源栅电极线，其中，所述有源栅电极线包括形成两个晶体管的栅电极的两个部分，并且其中，在所述蚀刻步骤期间去除位于所述两个部分之间的有源栅电极线的部分。
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中图ΙΑ、1Β、以及IC示出了包括平行栅电极线、P型阱拾取区域、以及η型阱拾取区域的电路的俯视图和截面图；图2Α、2Β、以及2C示出了电路的俯视图和截面图，其中，在图IA所示的结构的上方形成包括POLY切口的POLY切割层；图3示出了从POLY切口去除栅电极线；图4Α和4Β示出了接触栓塞的形成；以及
图5示出了电路和形成在该电路上方的POLY切割层的俯视图，其中，POLY切割层包括双T型POLY切口。
具体实施例方式下面，详细讨论本发明的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制发明的范围。根据实施例提供了形成到达阱拾取区域的接触栓塞的方法。示出了制作多个实施例的中间阶段。论述了本实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件。图1A、1B、以及IC示出了晶圆100的一部分的俯视图和截面图。在示例性实施例中，晶圆100包括半导体衬底20 (在图IA中没有示出，请参照图IB和1C)。在半导体衬底 20中形成P型阱区域22和η型阱区域24。在P型阱区域22和η型阱区域24中形成隔离区域26。在示例性实施例中，隔离区域26为浅沟槽隔离(STI)区域，并且因此可选地，下文中，将该隔离区域称作STI区域26。在P型阱22和η型阱24中形成有源区28 (包括28Α和28Β)，并且STI区域26环绕该有源区。因此，通过STI区域26来限定有源区28的图案。有源区28Α为P型阱区域22的部分，并且因此为P型。有源区28Β为η型阱区域24的部分，并且因此为η型。在P型阱区域22、η型阱区域24、以及STI区域26的上方形成多条栅电极线30 (包括30Α和30Β)。在实施例中，栅电极线30由多晶硅(POLY)形成，并且因此，在通篇描述中，将该栅电极线称作POLY线30，但是该栅极线还可以由诸如金属、金属硅化物等的其他导体材料形成。POLY线30为具有彼此纵向平行的平行线。此外，POLY线30可以具有均匀间距P，但是POLY线30还可以具有彼此不同的间距。POLY线30包括与有源区28Α和/或28Β交叉的有源POLY线30Α。因此，有源POLY线30Α形成晶体管的栅电极。例如，有源POLY线30Α与P型有源区28Α形成NMOS晶体管，并且与η型有源区28Β形成PMOS晶体管。POLY线30进一步包括与有源区28Α和/28Β没有交叉的伪POLY线30Β。伪POLY线30Β没有形成任何晶体管的栅电极，并且当相应集成电路通电时，该线可以电浮置。阱拾取区域36包括P型阱拾取区域(多区域)36Α和η型阱拾取区域(多区域)36Β,分别在P型阱区域22和η型阱区域24的表面上形成这些阱拾取区域(参考图IB和1C)。在实施例中，阱拾取区域36中的每个包括在两个邻近POLY线30之间的一部分，其中，这些线可以为有源POLY线30Α和/或伪POLY线30Β。阱拾取区域36还可以延伸至POLY线30的正下方，该线也可以为有源POLY线30Α或者伪POLY线30Β。此外，阱拾取区域36中的一个或多个(例如阱拾取区域36Β)可以延伸入几个多晶硅间线的间隔。图IB示出了在图IA中所示的结构的截面图，其中，通过在图IA中的平面交线1Β-1Β截取的截面图。图IC示出了通过图IA中的平面交线1C-1C所截取的截面图。参照图2Β和图2C，POLY切割层44由分别从图2Α中的平面交线2Β-2Β和2C-2C所截取的截面图形成，其中，图2Β和图2C为图2Α(俯视图)中所示的结构的截面图。在实施例中，POLY切割层44由光刻胶形成，但是也可以形成诸如氮化硅层的硬掩模。在通篇描述中，由于POLY切割层44用作对POLY线30图案化的掩模，所以可选地，将该切割层称作掩模。可以覆盖形成POLY切割层44以覆盖全部晶圆100。然后，图案化覆盖POLY切割层44，并且形成POLY切口 50，通过该开口暴露阱拾取区域36/36A/36B。参照图2A，POLY切口 50A包括第一部分和第二部分，其中，第一部分的宽度Wl大于第二部分的宽度W2。应该理解，在图2A中，POLY切割层44实际上覆盖晶圆100的大部分，并且仅没有覆盖示出为POLY切口 50的部分。POLY切口 50的第一部分和第二部分形成T型。宽度Wl也大于P型阱拾取区域36A的宽度W3，其中，在与POLY线30的纵向平行的方向上测量宽度W、W2、以及W3。第二部分窄于第一部分的原因之一是第一部分需要大于P型阱拾取区域36A，从而使得通过POLY切口 50A暴露全部p型阱区域36，同时需要遵循具有最小芯片区域损失的设计规则，将POLY切口 50A的第二部分制作的较窄。除P型拾取区域36A以外，由POLY切口 50A还暴露POLY线30的部分。在实施例中，如图2A所示，POLY线30所暴露的部分包括有源POLY线30A的部分和/或伪POLY线30B的部分。POLY切口 50B还可以包括第一部分和第二部分，其中，第一部分的宽度W4大于第 二部分的宽度W5。因此，第一部分和第二部分形成T型。宽度W4还可以大于η型阱拾取区域36Β的宽度W6，并且可以由POLY切口 50Β暴露全部η型阱拾取区域36Β。在与POLY线30的纵向平行的方向上测量宽度W4、W5、以及W6。除η型阱拾取区域36Β以外，通过POLY切口 50Β暴露POLY线30的部分。在实施例中，如图2Α所示，POLY线30所暴露的部分包括有源POLY线30的部分和伪POLY线30的部分。还可以通过POLY切口 50Β暴露多条POLY线30的端部。参照图3，蚀刻通过POLY切口 50/50Α/50Β所暴露的POLY线30的部分。在所示实施例中，可以将在两个有源区28Α上方延伸的多条POLY线30Α之一分成两部分，每个延伸至有源区28Α之一的正上方。因此，通过蚀刻POLY线3 OA中的部分，可以将两个晶体管的栅电极彼此分离，在有源区28Α之一和蚀刻的POLY线30Α的部分上分别形成每个晶体管。还蚀刻通过POLY切口 50Β所暴露的POLY线30的端部。图4Α和图4Β示出了去除POLY切割层44，形成重掺杂区域37Α/37Β和硅化物区域42Α/42Β，以及形成层间电介质(ILD) 52和接触栓塞54Α和54Β。应该理解，虽然在某些实施例中，在去除POLY切割层44以后，示出了所形成的重掺杂区域37Α/37Β、源极/漏极区域38Α/38Β、以及硅化物区域42Α/42Β，但是在可选实施例中，在形成POLY切割层44以前，还可以形成这些区域中的某些或者所有的这些区域。如图4Α和图4Β所示，首先，去除POLY切割层44。实施P型杂质注入，从而使得P型阱拾取区域36Α包括位于P型阱区域22的部分上方并且与其接触的重掺杂P型区域37Α。例如，重掺杂P型区域37Α可以掺杂P型杂质，杂质浓度高于约1019/cm3。作为P型杂质注入的结果，还在有源区28A中形成源极和漏极区域(下文中，称作源极/漏极区域)38A，其中，源极/漏极区域38A和有源POLY线30A形成NMOS晶体管40A，该晶体管可以包括并联的多个子晶体管，其中，子晶体管中的每个由一条POLY线30A和相应的源极/漏极区域38A形成。在η型杂质注入以后，η型阱拾取区域36Β包括位于η型阱区域24上方并且与其接触的重掺杂η型区域37Β。例如，重掺杂η型区域37Β可以掺杂η型杂质，杂质浓度高于约1019/cm3。作为η型杂质注入的结果，还在有源区28Β中形成源极/漏极区域38Β，其中，源极/漏极区域38Β和有源POLY线30Α形成ρ型晶体管40Β，该晶体管可以包括并联的多个子晶体管，其中，子晶体管中的每个由一条POLY线30Α和相应的源极/漏极区域38Β形成。例如，还可以使用自对准硅化物工艺形成金属硅化物区域42A和42B，其中，金属硅化物区域42A和42B可以直接位于重掺杂ρ型区域37A和重掺杂η型区域37Β上方并且分别与该下层区域接触。接下来，形成ILD 52，然后形成接触栓塞54Α和54Β。如图4Α所示，在ρ型阱拾取区域36Α的上方直接形成接触栓塞54Α，并且该接触栓塞与该区域电连接。此外，硅区域42Α可以与接触栓塞54Α物理接触。如图4Β所示，直接在η型阱拾取区域36Β的上方形成接触栓塞54Β，并且该接触栓塞与该区域电连接。另外，硅化物区域42Β可以与接触栓塞54Β物理接触。在图4Α和4Β所示的结构中，伪POLY线30Β不能与任何接触栓塞连接，并且可以电浮置。图5示出了根据可选实施例的POLY切割层44和相应的POLY切口 50Α和50Β的俯视图。除非另有说明，否则在该实施例中的参考标号指示在图IA至4Β所示的实施例中的相同元件。除了 POLY切口 50Α和50Β包括诸如图50Β所示的双T型开口以外，该实施例与在图IA至4Β所示的实施例基本相同。与图2Α中所示的类似地，POLY切割层44实际上 覆盖晶圆100的大部分，并且仅没有覆盖示出为POLY切口 50的部分。POLY切口 50Β的较宽部分(具有宽度W4)形成第一 T型，其中，POLY切口 50Α的较窄部分(具有宽度W5)位于其左侧。此外，较宽部分与在其右侧的另一较窄部分(也具有宽度W5)形成第二 T型。在该实施例中的工艺步骤可以参考图I至图4Β，例如形成POLY切割层44、形成POLY切口 50、去除POLY线30的暴露部分、去除POLY切割层44、以及形成接触栓塞54Α/54Β的工艺步骤。参照图3和图5，明显地，没有必要在两条伪POLY线30Β之间形成阱拾取区域36。反之，可以与POLY线30邻近地形成阱拾取区域36，其中，这些线也用于形成晶体管的栅电极。因此，不需要形成额外伪POLY线30Β并且将阱拾取区域36插入另外的伪POLY线30之间。因此，节省了芯片区域。通过使用实施例，可以节省标准单元的芯片面积的20%以上。根据实施例，形成集成电路的方法包括形成位于栅电极线上方的掩模，其中，栅电极线位于半导体衬底的阱区域上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极的该部分。根据其他实施例，方法包括在半导体晶圆的上方覆盖形成掩模层。半导体晶圆包括多条电极线，该电极线包括伪栅电极线和有源栅电极线，其中，多条栅电极线彼此平行并且具有均匀间距；阱区域；阱区域的阱拾取区域，其中，阱拾取区域包括在多条栅电极线中的两条邻近的栅电极线之间的部分；以及有源区，其中，多个栅电极中的一个和有源区形成晶体管。该方法进一步包括在掩模层中形成开口从而暴露多条栅极线之一和阱拾取区域；蚀刻通过开口所暴露的多条栅电极线的部分；形成位于多条栅电极线和阱拾取区域上方的ILD ;以及在ILD中形成接触栓塞并且该接触栓塞与阱拾取区域电连接。根据其他实施例，方法包括在半导体晶圆的上方覆盖形成掩模层，其中，半导体晶圆包括多条栅电极线，该栅电极线包括伪栅电极线和有源栅电极线，并且其中，多条栅电极线彼此平行并且具有均匀间距。半导体晶圆进一步包括P型阱区域和η型阱区域；以及P型阱拾取区域和η型阱拾取区域分别直接位于ρ型阱区域和η型阱区域的上方。该方法进一步包括在掩模层中形成第一开口和第二开口，其中，通过第一开口暴露P型阱拾取区域和多条栅电极线中的两条，并且其中，通过第二开口暴露η型阱区域和多条栅电极线中的另外两条。然后，蚀刻通过第一开口和第二开口所暴露的多条栅电极线中的部分。在多条栅电极线和第一阱拾取区域和第二阱拾取区域的上方形成ILD。在ILD中形成第一接触栓塞和第二接触栓塞并且这些接触栓塞分别与第一阱拾取区域和第二阱拾取区域电连接。尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实 施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种方法，包括 在栅电极线上方形成掩模层，其中，所述栅电极线位于半导体衬底的阱区域的上方； 在所述掩模层中形成第一开口，其中，通过所述第一开口暴露所述栅电极线的部分和所述阱区域的阱拾取区域；以及 通过所述第一开口去除所述栅电极线的部分。
2.根据权利要求I所述的方法，其中，所述第一开口包括第一部分和第二部分，其中，所述第一部分的第一宽度大于所述第二部分的第二宽度，并且其中，在与所述栅电极线的纵向平行的方向上测量所述第一宽度和所述第二宽度；以及 第三部分，所述第三部分的宽度小于所述第一宽度，并且其中，所述第二部分和所述第三部分位于所述第一部分的相对侧上。
3.根据权利要求I所述的方法，其中，所述栅电极线为没有与任何晶体管的栅电极连接的伪栅电极线；或者 所述栅电极线为与第一晶体管的第一栅电极连接的有源栅极线，将所述栅电极线进一步连接至第二晶体管的第二栅电极，并且其中，在所述去除步骤以后，所述第一栅电极和所述第二栅电极彼此断开；或者 在形成所述第一开口的步骤以后，通过所述第一开口暴露伪栅电极线和有源栅电极线，并且其中，所述阱拾取区域包括在所述伪栅电极线和所述有源栅电极线之间的部分。
4.根据权利要求I所述的方法，进一步包括在去除步骤以后 在所述栅电极线的剩余部分上方形成层间电介质(ILD);以及 在所述ILD中形成接触件并且所述接触件与所述阱拾取区域电连接，或者 所述阱区域为P型阱区域，并且其中，所述方法进一步包括 在实施形成所述第一开口的步骤时，同时在所述掩模层中形成第二开口，其中，通过所述第二开口暴露额外栅电极线的部分和η型阱区域的η型阱拾取区域；以及通过所述第二开口去除所述额外栅电极线的部分。
5.一种方法，包括 在半导体晶圆的上方覆盖形成掩模层，所述半导体晶圆包括 多条栅电极线，包括伪栅电极线和有源栅电极线，其中，所述多条栅电极线彼此平行并且具有均匀间距 阱区域； 所述阱区域的阱拾取区域，其中，所述阱拾取区域包括在所述多条栅电极线中的两条相邻栅电极线之间的部分；以及 有源区，其中，所述多个栅电极中一个和所述有源区形成晶体管； 形成位于所述掩模层中的开口，从而暴露所述多条栅极线中的一条和所述阱拾取区域； 蚀刻通过所述开口所暴露的所述多条栅电极线中的部分； 在所述多条栅电极线和所述阱拾取区域的上方形成层间电介质(ILD);以及 在所述ILD中形成接触栓塞并且将所述接触栓塞电连接至所述阱拾取区域。
6.根据权利要求5所述的方法，其中，在所述蚀刻步骤以后，通过所述开口暴露全部所述阱拾取区域，12.根据权利要求11所述的方法，其中，所述开口具有T型，其包括具有第一宽度的第一部分和具有小于所述第一宽度的第二宽度的第二部分，并且其中，通过所述开口的所述第一部分暴露所述阱拾取区域。
7.根据权利要求5所述的方法，其中，通过所述开口进一步暴露伪栅电极线；或者 所述多条栅电极线中的一条包括形成两个晶体管的栅电极的两个部分，并且其中，在所述蚀刻步骤以后，所述两个部分彼此断开；或者 所述阱区域为P型阱区域；或者 所述阱区域为η型阱区域。
8.一种方法，包括 在半导体晶圆的上方覆盖形成掩模层，其中，所述半导体晶圆包括 多条栅电极线，包括伪栅电极线和有源栅电极线，其中，所述多条栅电极线彼此平行并、且具有均匀间距； P型阱区域和η型阱区域；以及 P型阱拾取区域和η型阱拾取区域，分别直接位于所述P型阱区域和所述η型阱区域的上方； 在所述掩模层中形成第一开口和第二开口，其中，通过所述第一开口暴露所述P型阱区域和所述多条栅电极线中的两条，并且其中，通过所述第二开口暴露所述η型阱区域和所述多条栅电极线中的另外两条； 蚀刻通过所述第一开口和所述第二开口所暴露的所述多条栅电极线中的部分； 在所述多条栅电极线和所述第一阱拾取区域和所述第二阱拾取区域的上方形成层间电介质(ILD);以及 在所述ILD中形成第一接触栓塞和第二接触栓塞并且所述第一接触栓塞和所述第二接触栓塞分别电连接至所述第一阱拾取区域和所述第二阱拾取区域。
9.根据权利要求8所述的方法，进一步包括ρ型晶体管，包括第一栅极/漏极区域；和η型晶体管，包括第二源极/漏极区域，其中，所述第一源极/漏极区域包括位于所述多条栅电极线的所述另外两条之间的部分，并且其中，所述第二源极/漏极区域包括位于所述多条栅电极线中的所述两条之间的一部分。
10.根据权利要求8所述的方法，其中，多条栅电极线中的所述两条包括第一伪栅电极线和第一有源栅电极线，并且其中，所述多条栅电极线中的所述另外两条包括第二伪栅电极线和第二有源栅电极线；或者 所述多条栅电极线包括通过所述第一开口和所述第二开口之一所暴露的有源栅电极线，其中，所述有源栅电极线包括形成两个晶体管的栅电极的两个部分，并且其中，在所述蚀刻步骤期间去除位于所述两个部分之间的有源栅电极线的部分。
全文摘要
一种形成集成电路的方法包括在栅电极线的上方形成掩模层，其中，栅电极线位于半导体衬底的阱区域的上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极线的这部分。本发明还公开了一种与有源区重叠的POLY切口的布局。
文档编号H01L21/768GK102737975SQ20111031054
公开日2012年10月17日 申请日期2011年10月13日 优先权日2011年4月6日
发明者廖宏仁, 田丽钧, 陈炎辉, 陈蓉萱 申请人:台湾积体电路制造股份有限公司