专利名称：集成电路器件及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及集成电路器件及其制造方法。
背景技术：
集成电路经常被使用在各种应用和产品中来替代分离的电路从而降低成本并且最小化尺寸和复杂度。各种正被集成在应用和产品中的集成电路同时被结合以在射频(RF)带上进行操作。这些集成电路经常需要无源元件作为其功能部分。无源元件可以是芯片上电感器。芯片上电感器通常是在集成电路的最高层中被图案化的线圈或螺线。电感器输送在高工作频率下变化的电流，该变化的电流产生了穿入下面的衬底中的磁场。该磁场包括衬底内部的涡电流，该涡电流朝向与电感器电流相反的方向流动。该磁场在衬底内部感应出涡电流，该涡电流朝向与电感器电流相反的方向流动。该涡电流产生与电感器磁场相反的其自身的磁场，由此降低了电感器的品质因数(Q)。Q是集成电路器件中的电感器性能的通用指标。Q作为频率函数进行变化并且是电感器的功率损耗与能量损耗之间关系的量度。因此，需要具有较高Q值的器件来改进使用无源元件的集成电路的性能。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括半导体衬底；介电层，设置在所述半导体衬底上方；无源元件，设置在所述介电层上方；以及隔离矩阵结构，处在所述无源元件下方，其中，所述隔离矩阵结构包括多个沟槽区域，所述每个沟槽区域都形成为穿过所述介电层并且延伸进入到所述半导体衬底中，所述多个沟槽区域进一步包括绝缘材料和空穴区域。在该集成电路中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者所述无源元件选自由电感器、电容器、电阻器及其组合构成的组；或者所述隔离矩阵结构被布置成图案，其中，所述图案是对称的图案；或者所述隔离矩阵结构纵向地延伸超出所述无源元件，由此限定出围绕着所述无源元件的周长。该集成电路进一步包括设置在所述介电层上方的层间介电层；以及设置在所述层间介电层和所述无源元件之间的层间金属介电层。根据本发明的另一方面，提供了一种方法，包括提供半导体衬底；在所述半导体衬底上方形成介电层；在所述介电层上方形成硬掩模层，其中，所述硬掩模层具有开口 ；通过蚀刻在所述硬掩模层的所述开口内部的所述介电层和所述半导体衬底进行而形成多个沟槽；在所述多个沟槽内部形成绝缘材料，其中，所述绝缘材料包括空穴区域；在所述介电层上方形成层间介电层；以及在所述层间介电层上方形成无源元件。在该方法中，所述介电层包括氧化硅(SiO)，并且所述硬掩模层包括氮化硅(SiN);或者所述介电层具有使所述空穴区域从所述半导体衬底延伸进入到所述介电层中的厚度；或者所述多个沟槽具有在大约0. 5至大约10微米范围内的深度。该方法进一步包括在所述多个沟槽内部形成绝缘材料之后去除所述硬掩模层；或、者在所述层间介电层上方形成层间金属介电层，其中，所述无源元件设置在所述层间金属介电层上方。在该方法中，所述多个沟槽被布置成图案，所述图案包括多个彼此移位的第一纵向部分以及多个彼此移位的第二纵向部分，所述第一部分和所述第二部分彼此横向穿过，其中，所述图案被配置用于减小所述半导体衬底的有效电容。根据本发明的又一方面，提供 了一种集成电路结构，包括半导体衬底；介电层，设置在所述半导体衬底上方；层间介电层，设置在所述介电层上方；层间金属介电层，设置在所述层间介电层上方；磁通量生成电结构，设置在层间金属介电层上方；多个沟槽，被布置成图案，形成为穿过所述介电层并且延伸进入所述半导体衬底中；绝缘材料，设置在所述多个沟槽内部；以及空穴区域，设置在所述绝缘材料内部，其中，所述多个沟槽被配置用于抑制在所述半导体衬底中通过磁通量生成电结构感应出的涡电流。在集成电路中，所述电结构包括电感器，并且其中，所述图案包括多个第一部分和多个第二部分，其中，所述第一部分朝向与所述第二部分的方向不同的方向延伸，其中，所述电感器包括选自由铜(Cu)和铝(Al)构成的组。在该集成电路器件中，所述介电层具有在大约0. 3至大约0. 6微米范围内的厚度，并且其中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者所述多个沟槽被配置用于减小所述集成电路器件内部的有效电容。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图I是根据本发明一个实施例的集成电路器件的截面示意图，该截面图示出了磁场和涡电流；图2是根据本发明一些实施例的集成电路器件的俯视示意图；图3是示出根据本发明一些实施例的集成电路器件的品质因数(Q)的曲线图；图4是示出根据本发明的一些实施例的集成电路器件的频率响应(f_)的曲线图；图5是根据本发明的各个方面制造集成电路器件的方法的流程图；图6至图10是在根据图5的方法进行制造的各个制造阶段中集成电路的截面示意图。
具体实施例方式以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。应该理解，尽管在此没有明确描述，本领域的技术人员仍能够想出将本发明的原理具体化的各种等效替换。图I是根据本发明一个实施例的集成器件的截面示意图，该截面示意图示了出磁场和涡电流。在本实施例中，集成电路100包括衬底110。设置在衬底110上方的是介电层112。衬底110和介电层112还包括隔离矩阵结构114。隔离矩阵结构114包括多个在其上布置成图案的沟槽区域116。在本实施例中，该图案是对称的图案。沟槽区域116具有特定的宽度132和特定的深度134。沟槽区域116包括在该沟槽区域116内部的绝缘材料118。该绝缘材料118具有空穴区域120。在本实施例中，空穴区域120延伸穿过衬底110和介电层112两者的沟槽区域116。在其他实施例中，空穴区域120只延伸穿过衬底110的沟槽区域116。进一步参考图1，设置在介电层112上方的是层间介电层122，在层间介电层上方设置有无源元件124。在某些实施例中，层间金属介电层(IMD)可以形成为包括多个金属层图案MDl-MDn，其中MDn是最上层。MD层可以设置在层间介电层122上方和无源元件124下方。在本发明中，无源元件124如所示是电感器。然而，在可选的实施例中，该无源元 件可以是电容器、传输线、滤波器、不平衡变压器器件、金属-绝缘体-金属(MiM)器件、衬底嘈音隔离电磁干扰(EMI)器件以及其他可以被包括在可从公开的实施例中得到的集成电路内部的无源元件。在操作过程中，无源元件124可以在特定的工作频率下输送变化的电流，该变化的电流可以产生穿入下面的衬底110中的磁场126。如示意性地所示，磁场126感应涡电流128，该涡电流通过产生其自身的、与无源元件124的磁场126相反的磁场来降低无源元件124的性能，并且由此降低了无源元件124的品质因数(Q)。而且，该涡电流128还流入到衬底110的相邻的器件区域中并且由此对其它器件产生不利影响。一般而言，当频率变得更高时，涡电流128便更接近于衬底110的表面。如下所述，由于从图案化的沟槽区域116和其内部的空穴区域120中得到了增大的电阻和/或较低的有效电容，所以可以通过隔离矩阵结构114来减小或甚至去除涡电流128。根据本发明的实施例，隔离矩阵结构114的电阻和/或电容可以被调节，例如，通过在衬底110的顶部上或顶部附近的沟槽表面区域116内部形成空穴区域120，由此增大了在衬底110的表面区域上或表面区域附近的电阻，并且抑制了作为频率的函数而易于出现在衬底110的顶部区域的涡电流128。根据本实施例，在衬底110的顶部上形成空穴区域是可能的，因为沟槽区域116被形成为穿过介电层112并且由此允许绝缘材料118封闭介电层112的沟槽区域116内部的空穴区域。在本发明的某些实施例中，介电层112可以具有在大约0.3微米至大约0.6微米范围内的厚度130。在可选的实施例中，介电层112的厚度130可以在大约0. I至大约I微米的范围内。因此，衬底110可以具有由于空穴区域120在衬底110的沟槽区域116内部而产生的较低的有效介电常数。隔离矩阵结构114的电阻和/或有效电容可以被进一步调节，例如，通过形成特定宽度132和深度133的沟槽区域116，并且由此抑制了某些频率上的涡电流128。在本发明的某些实施例中，沟槽区域116可以具有在0. I微米至5微米的范围内的宽度132，并且深度133可以在大约0. 5微米至大约10微米。因此，隔离矩阵结构114的电阻和有效电容可以被调节到所需的规格，并且由此使本领域的普通技术人员可以抑制衬底110内部的涡电流 128。图2是根据本发明的一些实施例的集成电路器件200的俯视示意图。如上所示，隔离矩阵结构114可以具有多个在其上布置成图案的沟槽区域116。在图2中，该图案被表示为网格图案，该网格图案可以纵向地延伸超出处在中央的无源元件124并且由此限定出围绕着无源元件124的周长。在本实施例中，网格图案分别包括多个第一部分116a和多个第二部分116b (由图I的沟槽区域116形成)，其中，多个第一部分116a朝向与多个第二部分116b的方向不同的方向延伸。在某些实施例中，网格图案可以包括多个彼此移位的第一纵向部分和多个彼此移位的第二纵向部分，该第一部分和第二部分彼此横向穿过。可以密集压紧的方式形成该网格图案，由此增大衬底110内部的电阻和/或降低有效电容。尽管只示出了图2中的网格图案，但隔离矩阵结构114并不局限于所示实施例并且可以包括其他被布置用于限制衬底110内部的涡电流128的对称图案。图3至图4是示出根据本发明的某些实施例的集成电路器件的品质因数(Q)和频率响应(fMS)的曲线图。如上所述，Q是集成电路器件中的电感器性能的通用指标。Q作为频率的函数变化并且是电感器的功率损耗和能量损耗之间的关系的量度。参考图3，跨越 频率范围，将传统的曲线310与改进的曲线312相比较。传统的曲线310代表的是与所公开的实施例无关的集成电路反应。改进的曲线312代表的是由本发明的某些实施例所得到的集成电路反应。该比较是利用具有相同类型的电感器和具有相同厚度的层间介电层的集成电路而做出的。可以看出，当频率在2GHz以上时，由于功率损耗较低，Q明显较高(在某些频率下大约百分之百地得到改进)。参考图4，跨越频率范围，将传统的曲线410与从本发明的某实施例中所得到的改进的曲线412进行比较。示出了频率响应(f_)表示为零电容L(H)值(在曲线图中的圆圈部分)。可以看出，由于从隔离矩阵结构中所得到的有效电容(Ceff)较低，所以较高。因此，根据本实施例，高Q和高两者都可以通过无源元件124实现。图5是根据本发明的各个方面制造集成电路器件的方法的流程图。在本实施例中，方法500始于框502，其中，提供了衬底。在框504中，在衬底上方形成介电层。在框506中，通过对介电层实施蚀刻工艺并且延伸进入衬底而形成多个沟槽。蚀刻工艺可以使用硬掩模层。该方法继续进行到框508，其中，在沟槽内部形成了绝缘材料和空穴区域。可以在形成绝缘材料之后使用化学机械剖光(CMP)工艺，以使介电层的顶部变得平滑。在框510中，在介电层上方形成层间介电层。方法500继续进行到框512，其中，在层间介电层上形成无源元件。对于该方法的其他实施例而言，可以在方法500之前、期间和之后提供额外的步骤，并且所述这些步骤中的一些步骤可以被替换或删除。下面的论述示出可以按照图5的方法500制造的集成电路器件的各个实施例。图6至图10是在根据图5的方法500进行制造的各个制造阶段中集成电路器件的截面示意图。现参考图6，提供了衬底110。在一个实施例中，衬底110可以由基本的半导体材料(诸如，娃(Si)或锗(Ge))或合金半导体(诸如,娃锗(SiGe)或碳化娃(SiC))或化合物半导体(诸如，砷化镓或磷化铟)或本领域公知的其他适当的半导体材料形成。介电层被设置在衬底110上方。介电层112可以包括氧化硅(SiO)或其他适当的材料。在本发明的某些实施例中，介电层112可以具有大约0. 3微米至大约0. 6微米的厚度130。在可选的实施例中，介电层112的厚度可以是大约0. I微米至大约I微米。
在图7中,在介电层112上方形成有硬掩模层136。在本发明的一个实施例中，该硬掩模层136可以由包括氮化硅(SiN)或氧化硅(SiO)的材料形成。可以在硬掩模层136中形成多个开口 138。然后，隔离矩阵结构114可以被形成为具有多个在其上布置为图案的沟槽区域116。可以通过蚀刻硬掩模层136的开口 138内部的介电层112和衬底110来形成沟槽116，多个沟槽区域116具有第一侧壁和与第一侧壁相对的第二侧壁，第一侧壁和第二侧壁向下延伸至多个沟槽的底部。以特定的宽度132和深度133形成沟槽区域116。例如，沟槽区域116可以具有大约0. I微米至大约5微米的宽度130，并且深度133可以在大约0. 5微米至大约10微米的范围内。在某些实施例中，用于形成沟槽区域116的蚀刻工艺可以是干蚀刻工艺。在图8中，在沟槽区域116内部形成有绝缘材料118和空穴区域120。绝缘材料118可以被沉积在第一侧壁和第二侧壁上，第一侧壁和第二侧壁的绝缘材料118可以是邻接的，从而形成沟槽116内部的空穴区域120。绝缘材料118可以通过化学汽相沉积(CVD) 工艺沉积。CVD工艺可以包括低压化学汽相沉积(LPCVD)、增强型化学汽相沉积(PECVD)、快速热化学汽相沉积(RTCVD)以及其他本领域公知的化学汽相沉积方法。在一个实施例中，空穴区域120从衬底110延伸到介电层112中。在一个实施例中，空穴区域120只延伸穿过衬底110。参考图9，通过在硬掩模层136处停止的CMP工艺来去除顶部绝缘材料118。随后通过蚀刻工艺去除硬掩模层136。在本实施例中，蚀刻工艺包括干蚀刻工艺。例如，干蚀刻工艺使用从大约5至大约15豪托(mTorr)的压力、在大约300至大约900瓦(W)的范围内的功率、流速在大约100至大约400sccm范围内的HBr、流速在大约10至40sccm范围内的02/He、流速在大约20至大约60SCCm范围内的Cl2以及流速在大约I至大约20sCCm范围内的NF3。蚀刻工艺可以使用硬掩模层、抗反射层以及光刻胶掩模层，这些层的形成和组分是本领域公知的。在图10中，在介电层112上方形成了层间介电层122，并且在该层间介电层122上方设置有无源元件124。在某些实施例中，在层间介电层122和无源元件124之间可以形成层间金属介电层(MD)。在本实施例中，无源元件124被示出为电感器。在可选的实施例中，无源元件可以是电容器、传输线、滤波器、不平衡变压器器件、MiM金属器件、衬底嘈音隔离EMI器件以及其他可以被包括在可从公开的实施例中得到的集成电路内部的无源元件。在某些实施例中，层间介电层122和层间金属介电层可以包括金属结构。例如，层间介电层或IMD层可以包括导电屏蔽件，该导电屏蔽件具有可以彼此移位的导电柱，其中，每个柱都可以包括导电金属兀件。另外，例如，IMD层可以被形成为包括多个金属层图案IMDl-IMDn,其中，IMDn是最上层。因此，提供了一种集成电路器件。该集成电路器件包括半导体衬底，该半导体衬底具有设置在该半导体衬底上方的介电层以及设置在该介电层上方的无源元件。该集成电路进一步包括处在无源元件下方的隔离矩阵结构，其中，该隔离矩阵结构包括多个沟槽区域，每个沟槽区域均被形成穿过介电层并且延伸进入到半导体衬底中，多个沟槽区域进一步包括绝缘材料和空穴区域。在一些实施例中，空穴区域从半导体衬底中延伸进入到介电层中。在某些实施例中，无源元件选自由电感器、电容器以及其组合构成的组。在各个实施例中，集成电路器件包括设置在介电层上方的层间介电层。集成电路器件可以进一步包括设置在层间介电层和无源元件之间的层间金属介电层。在一些实施例中，隔离矩阵结构被布置成图案，其中，该图案是对称的图案。在某些实施例中，隔离矩阵结构纵向地延伸超出无源元件，由此限定出围绕着无源元件的周长。还提供了一种方法。该方法包括提供半导体衬底并且在该半导体衬底上方形成介电层。该方法还包括在介电层上方形成硬掩模层，其中，该硬掩模层具有开口并且通过对该硬掩模层的开口内部的介电层和半导体衬底进行蚀刻而形成多个沟槽。该方法进一步包括在多个沟槽内部形成绝缘材料，其中，该绝缘材料包括空穴区域。另外，该方法包括在介电层上方形成层间介电层并且在该层间介电层上方形成无源元件。在一些实施例中，介电层包括氧化硅(SiO)以及硬掩模层包括氮化硅(SiN)。在某些实施例中，该方法进一步包括在多个沟槽内部形成绝缘材料之后去除硬掩模层。在各个实施例中，介电层具有使空穴区域从半导体衬底延伸进入到介电层中的厚度。在一些实施例中，该方法进一步包括在层间介电层上方形成层间金属介电层，其中，无源元件被布置在层间金属介电层上方。在某些实施例中，多个沟槽具有在大约0. 5微米至大约10微米范围 内的深度。在另外的实施例中，多个沟槽被布置成图案，该图案包括多个彼此移位的第一纵向部分和多个彼此移位的第二纵向部分，该第一部分和第二部分彼此横向穿过，并且其中，图案被配置用于减小半导体衬底的有效电容。还提供了集成电路器件的可选的实施例。该集成电路器件包括半导体衬底以及设置在该半导体衬底上方的介电层。集成电路器件进一步包括设置在介电层上方的层间介电层以及设置在层间介电层上方的层间金属介电层。另外，该集成电路器件包括设置在层间金属介电层上方的磁通量生成电结构。该集成电路器件具有多个布置成图案、穿过介电层形成并且延伸进入到半导体衬底中的沟槽。集成电路器件另外包括处在多个沟槽内部的绝缘材料以及处在绝缘材料内部的空穴区域，并且其中，多个沟槽被配置用于抑制在半导体衬底中由磁通量生成电结构感应的涡电流。在一些实施例中，电结构包括电感器，并且其中，图案包括多个第一部分和多个第二部分，其中，第一部分朝向与第二部分的方向所不同的方向延伸。在另外的实施例中，电感器包括选自由铜(Cu)和铝(Al)构成的组。在另外的实施例中，介电层的厚度在大约0.3微米至大约0. 6微米的范围内，并且其中，空穴区域从半导体衬底延伸进入到介电层中。在其他实施例中，多个沟槽被配置用于减小集成电路器件内部的有效电容。以上公开提供了多种不同实施例或实例，用于实现本发明的不同特征。上述的组件和布置的特定实例被用于简化本发明。当然，这些仅是实例并且不旨在限制本发明。因此，在不背离本发明范围的情况下，根据示例性的实施例可以不同的方式布置、组合或配置在此公开的部件。上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种集成电路器件，包括 半导体衬底； 介电层，设置在所述半导体衬底上方； 无源元件，设置在所述介电层上方；以及 隔离矩阵结构，处在所述无源元件下方，其中，所述隔离矩阵结构包括多个沟槽区域，所述每个沟槽区域都形成为穿过所述介电层并且延伸进入到所述半导体衬底中，所述多个沟槽区域进一步包括绝缘材料和空穴区域。
2.根据权利要求I所述的集成电路，其中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者 所述无源元件选自由电感器、电容器、电阻器及其组合构成的组；或者所述隔离矩阵结构被布置成图案，其中，所述图案是对称的图案；或者所述隔离矩阵结构纵向地延伸超出所述无源元件，由此限定出围绕着所述无源元件的周长。
3.根据权利要求I所述的集成电路，进一步包括设置在所述介电层上方的层间介电层；以及 设置在所述层间介电层和所述无源元件之间的层间金属介电层。
4.一种方法，包括 提供半导体衬底； 在所述半导体衬底上方形成介电层； 在所述介电层上方形成硬掩模层，其中，所述硬掩模层具有开口 ； 通过蚀刻在所述硬掩模层的所述开口内部的所述介电层和所述半导体衬底进行而形成多个沟槽； 在所述多个沟槽内部形成绝缘材料，其中，所述绝缘材料包括空穴区域； 在所述介电层上方形成层间介电层；以及 在所述层间介电层上方形成无源元件。
5.根据权利要求4所述的方法，其中，所述介电层包括氧化硅(SiO)，并且所述硬掩模层包括氮化娃(SiN);或者 所述介电层具有使所述空穴区域从所述半导体衬底延伸进入到所述介电层中的厚度；或者 所述多个沟槽具有在大约0. 5至大约10微米范围内的深度。
6.根据权利要求4所述的方法，进一步包括在所述多个沟槽内部形成绝缘材料之后去除所述硬掩模层；或者 在所述层间介电层上方形成层间金属介电层，其中，所述无源元件设置在所述层间金属介电层上方。
7.根据权利要求4所述的方法，其中，所述多个沟槽被布置成图案，所述图案包括多个彼此移位的第一纵向部分以及多个彼此移位的第二纵向部分，所述第一部分和所述第二部分彼此横向穿过，其中，所述图案被配置用于减小所述半导体衬底的有效电容。
8.一种集成电路器件，包括 半导体衬底；介电层，设置在所述半导体衬底上方； 层间介电层，设置在所述介电层上方； 层间金属介电层，设置在所述层间介电层上方； 磁通量生成电结构，设置在层间金属介电层上方； 多个沟槽，被布置成图案，形成为穿过所述介电层并且延伸进入所述半导体衬底中； 绝缘材料，设置在所述多个沟槽内部；以及 空穴区域，设置在所述绝缘材料内部， 其中，所述多个沟槽被配置用于抑制在所述半导体衬底中通过磁通量生成电结构感应出的涡电流。
9.根据权利要求8所述的集成电路器件，其中，所述电结构包括电感器，并且其中，所述图案包括多个第一部分和多个第二部分，其中，所述第一部分朝向与所述第二部分的方向不同的方向延伸， 其中，所述电感器包括选自由铜(Cu)和铝(Al)构成的组。
10.根据权利要求8所述的集成电路器件，其中，所述介电层具有在大约0.3至大约.0.6微米范围内的厚度，并且其中，所述空穴区域从所述半导体衬底延伸进入到所述介电层中；或者 所述多个沟槽被配置用于减小所述集成电路器件内部的有效电容。
全文摘要
提供一种集成电路器件及其制造方法。该集成电路器件包括半导体衬底，该半导体衬底具有设置在半导体衬底上方的介电层和设置在该介电层上方的无源元件。该集成电路器件进一步包括处在无源元件下方的隔离矩阵结构，其中，隔离矩阵结构包括多个沟槽区域，每个沟槽区域形成为穿过介电层并且延伸进入到半导体衬底中，多个沟槽区域进一步包括绝缘材料和空穴区域。
文档编号H01L21/02GK102751259SQ20111031052
公开日2012年10月24日 申请日期2011年10月13日 优先权日2011年4月20日
发明者侯上勇, 叶德强 申请人:台湾积体电路制造股份有限公司