专利名称：降低闩锁效应的功率器件结构及其制造方法
技术领域：
本发明涉及一种属微电子芯片制造领域中的功率器件结构与制造方法
背景技术：
对于功率元件，通常希望晶体管的导通电阻更小、饱和压降更低、电流驱动能力更大，对于相同的工艺水平，如何缩小元胞的面积至关重要。由于传统的掺杂工艺不可必免的杂质扩散效应，加上多次光刻工艺中的对准要求，对各掺杂区域之间必须设置一定得安全距离，因此传统的功率元件面积通常都较大，整体导通电阻Rsp (Rsp =单位面积导通电阻 Rdson*器件面积)不能有效降低，对光刻套刻也有一定要求。此外，阱区的空穴电流达到一定程度时，会抬高阱区电位，使得源-阱结势垒下降，造成寄生双极晶体管的开启，栅极此时便无法控制电流开关，发生闩锁效应。
发明内容
本发明所要解决的技术问题是提供一种降低闩锁效应的功率器件结构，它可以缩小元胞面积，降低闩锁效应，降低制造成本。为了解决以上技术问题，本发明提供了一种降低闩锁效应的功率器件结构包括 具有一个耐高压的第一型半导体衬底区，其上的第二型半导体基区与第一型半导体源区， 漏区从背面引出；在硅片正面，有一个埋入体内的沟槽，为第二型半导体多晶硅，通过栅氧隔离与源区和基区相连，通过侧墙与源区隔离；在基区埋入一个第二型半导体多晶硅，与基区和源区相连；埋入的多晶硅通过金属硅化物与源区相连。本发明的有益效果在于缩小元胞面积，降低闩锁效应，降低制造成本。本发明还提供了一种降低闩锁效应的功率器件结构的制造方法，包括以下步骤通过外延工艺在衬底上形成基区，并成长第一硬掩模层；光刻产生沟槽栅区，利用第一硬掩模层刻蚀硅基板形成沟槽；栅氧成长并填充多晶硅；反刻多晶硅至第一硬掩模层，光刻形成源区，并刻蚀第一硬掩模层，进行源区注入；成长第二硬掩模层；光刻形成多晶硅埋入区域，并刻蚀打开第二硬掩模层，然后利用第二硬掩模层刻蚀沟槽；填充多晶硅并反刻至第二硬掩模层；全面回刻第二硬掩模层，形成侧墙；金属硅化物成长并去除侧墙上的金属硅化物；所述第一硬掩模层和第二硬掩模层，其材料可以相同。第一硬掩模层和第二硬掩模层，在刻蚀过程中需要和硅有选择比，可以是Si02，SiN或SiC及其它含掺杂的Si，0，N， C等的化合物。
下面结合附图和具体实施方式
对本发明作进一步详细说明。图1是本专利的功率器件结构示意图；图2是本专利的制造方法示意图。
具体实施例方式
本专利采用自对准结构，通过在P阱中埋入P型多晶，并使用金属硅化物工艺使之与源区相连，有利于阱区的空穴流迅速流出而减少空穴的积累，以达到提高抗闩锁的能力， 有利于获得更小的导通电阻、更低的饱和压降和更大的电流驱动能力的功率器件。同时采取了自对准工艺和金属硅化物来连接P型多晶和源区，可以有效地缩小元胞面积。同时采用了自对准工艺，并使用金属硅化物来连接，简化了制造工艺，降低了生产成本。本专利以第一型半导体为n，第二型半导体为ρ来举例1)选取η型衬底，利用外延工艺在衬底上形成ρ形基区，其厚度根据器件特性选取，典型的为0. 5 10um，其掺杂可以是B或BF，体浓度为lel2 Ie20atom/cm3，成长第一硬掩模层，可以为Si02，SiN, SiC或其他掺杂的Si，C，0，N等化合物，其厚度为200A IOum 不等，视沟槽刻蚀深度而定。2)光刻产生沟槽栅区，利用第一硬掩模层刻蚀硅基板形成沟槽，其深度为0. 5 IOum不等，视器件特性而定，其刻蚀为干法刻蚀。3)栅氧成长并填充重掺杂η型多晶硅，其掺杂可以是P，As等，体浓度lel4 le24atom/cm34)干法反刻多晶硅至第一硬掩模层，光刻形成源区，其区域比器件要求的区域可以扩大0. 2 lOum，以降低光刻套刻的需求，并刻蚀第一硬掩模层，可以是干法或施法刻蚀，并进行源区注入，其注入杂质为P或As，注入能量为10 500kev，注入剂量为lel2 leieatom/cm3，可以加入适量激活退火，使之活化，最终形成深度小于基区深度。5)成长第二硬掩模层，其材质可以与第一掩模层相同，厚度为200A IOum不等， 视沟槽刻蚀深度而定。6)光刻形成多晶硅埋入区域，图形区可以和源区交叠区域可以大至0. 2 lOum， 以降低光刻工艺难度，先以硅为阻挡层，刻蚀打开第二硬掩模层，然后再切换刻蚀载体，利用第二硬掩模层刻蚀沟槽，沟槽深度以不超过基区深度为佳。7)填充ρ型多晶硅，其掺杂为B或BF，体浓度lel8 le2^t0m/cm3，全面回刻至第二硬掩模层。8)全面回刻第二硬掩模层，形成侧墙，此时对硅衬底损耗< 1000A。9)金属硅化物成长并去除侧墙上的金属硅化物，可以选取Ti，Co，Ni等材料，形成低电阻的金属硅化物将埋入的多晶硅区域与源区相连，并作为电极引出。本发明并不限于上文讨论的实施方式。以上对具体实施方式
的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式
用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。
权利要求
1.一种降低闩锁效应的功率器件结构其特征在于，包括具有一个耐高压的第一型半导体衬底区，其上的第二型半导体基区与第一型半导体源区，漏区从背面引出；在硅片正面，有一个埋入体内的沟槽，为第二型半导体多晶硅，通过栅氧隔离与源区和基区相连，通过侧墙与源区隔离；在基区埋入一个第二型半导体多晶硅，与基区和源区相连； 埋入的多晶硅通过金属硅化物与源区相连。
2.如权利要求1所述的降低闩锁效应的功率器件结构的制造方法，其特征在于，包括以下步骤通过外延工艺在衬底上形成基区，并成长第一硬掩模层； 光刻产生沟槽栅区，利用第一硬掩模层刻蚀硅基板形成沟槽； 栅氧成长并填充多晶硅；反刻多晶硅至第一硬掩模层，光刻形成源区，并刻蚀第一硬掩模层，进行源区注入； 成长第二硬掩模层；光刻形成多晶硅埋入区域，并刻蚀打开第二硬掩模层，然后利用第二硬掩模层刻蚀沟槽；填充多晶硅并反刻至第二硬掩模层； 全面回刻第二硬掩模层，形成侧墙； 金属硅化物成长并去除侧墙上的金属硅化物。
3.根据权利要求2所述的降低闩锁效应的功率器件结构的制造方法，其特征在于，第一硬掩模层和第二硬掩模层，其材料可以相同。
4.根据权利要求2所述的降低闩锁效应的功率器件结构的制造方法，其特征在于，第一硬掩模层和第二硬掩模层，在刻蚀过程中需要和硅有选择比，可以是Si02，SiN或SiC及其它含掺杂的Si，0，N, C的化合物。
全文摘要
本发明公开了一种降低闩锁效应的功率器件结构包括具有一个耐高压的第一型半导体衬底区，其上的第二型半导体基区与第一型半导体源区，漏区从背面引出；在硅片正面，有一个埋入体内的沟槽，为第二型半导体多晶硅，通过栅氧隔离与源区和基区相连，通过侧墙与源区隔离；在基区埋入一个第二型半导体多晶硅，与基区和源区相连；埋入的多晶硅通过金属硅化物与源区相连。本发明缩小元胞面积，降低闩锁效应，降低制造成本。
文档编号H01L29/06GK102412249SQ201110310518
公开日2012年4月11日 申请日期2011年10月13日 优先权日2011年10月13日
发明者王雷 申请人:上海华虹Nec电子有限公司