一种vdmos器件的元胞结构及其制作方法
【技术领域】
[0001]本发明实施例涉及半导体技术领域，尤其涉及一种VDM0S器件的元胞结构及其制作方法。
【背景技术】
[0002]VDMOS (Vertical Double-diffused Metal Oxide Semiconductor,垂直双扩散金属氧化物半导体)器件，在众多功率半导体器件中，同时具有双极型晶体管和普通M0S器件的优点。与双极型晶体管相比，它的开关速度快，开关损耗小，输入阻抗高，驱动功率小，频率特性好，跨导线性度高，没有双极型功率器件的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用，VDM0S器件都是理想的功率半导体器件。
[0003]对于VDM0S器件而言，它的一个重要指标是导通电阻。随着VDM0S器件的发展，其结构不断地得到改进，以尽可能地降低导通电阻。图1是现有技术的VDM0S器件的元胞结构的结构图。参见图1，在现有技术中，VDM0S器件的元胞结构的JFET(Junct1n Field-EffectTransistor,结型场效应晶体管)区域中的N型掺杂深度较浅，并且掺杂浓度较低，导致元胞结构中的JFET区域的导通电阻较大，从而使VDM0S器件的导通电阻较大，单位面积电流导通能力变弱。
【发明内容】
[0004]有鉴于此，本发明实施例提供一种VDM0S器件的元胞结构及其制作方法，以解决现有技术中VDM0S器件的元胞结构中的JFET区域的导通电阻较大使得VDM0S器件的导通电阻较大的技术问题。
[0005]第一方面，本发明实施例提供一种VDM0S器件的元胞结构，包括:
[0006]漏区；
[0007]位于所述漏区上的第一导电类型的外延层；
[0008]位于所述外延层上的第二导电类型的阱区；
[0009]位于所述阱区和所述外延层中的第一导电类型的第一区域，其中，所述第一区域沿纵向穿通所述阱区并与所述外延层连接；
[0010]位于所述阱区上的栅极结构；以及
[0011 ] 位于所述阱区中的第一导电类型的源区。
[0012]进一步地，所述栅极结构包括栅氧化层和位于所述栅氧化层上的多晶硅层。
[0013]进一步地，所述第一区域的掺杂深度为大于等于3 μ m，所述第一区域的掺杂浓度为 1014/ cm3 ο
[0014]进一步地，所述第一导电类型为Ν型，所述第二导电类型为Ρ型；或者
[0015]所述第一导电类型为Ρ型，所述第二导电类型为Ν型。
[0016]进一步地，所述元胞结构的形状包括条形、方形或者六角形。
[0017]第二方面，本发明实施例还提供一种VDM0S器件的元胞结构的制作方法，包括:
[0018]形成漏区；
[0019]在所述漏区上形成第一导电类型的外延层；
[0020]在所述外延层上形成第二导电类型的阱区；
[0021]在所述阱区和所述外延层中形成第一导电类型的第一区域，其中，所述第一区域沿纵向穿通所述阱区并与所述外延层连接；
[0022]在所述阱区上形成栅极结构；以及
[0023]在所述阱区中形成第一导电类型的源区。
[0024]进一步地，所述栅极结构包括栅氧化层和位于所述栅氧化层上的多晶硅层。
[0025]进一步地，所述第一区域的掺杂深度为大于等于3 μ m,所述第一区域的掺杂浓度为 1014/ cm3 ο
[0026]进一步地，所述第一导电类型为Ν型，所述第二导电类型为Ρ型；或者
[0027]所述第一导电类型为Ρ型，所述第二导电类型为Ν型。
[0028]进一步地，所述元胞结构的形状包括条形、方形或者六角形。
[0029]本发明实施例提供的VDM0S器件的元胞结构及其制作方法，通过在元胞结构的第一导电类型的外延层上形成第二导电类型的阱区，然后，在阱区和外延层中形成第一导电类型的第一区域，其中，第一区域沿纵向穿通阱区并与外延层连接，该元胞结构可以使第一区域的掺杂深度更深以及掺杂浓度更高，这样可以使元胞结构的导通电阻减小，从而使相应的VDM0S器件的导通电阻也减小，单位面积电流导通能力增强，因此，在达到相同导通电流的情况下，可以使VDM0S器件的面积减小，从而可以降低其生产成本。
【附图说明】
[0030]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0031]图1是现有技术的VDM0S器件的元胞结构的结构图；
[0032]图2是本发明实施例一的一种VDM0S器件的元胞结构的结构图；
[0033]图3是本发明实施例二的VDM0S器件的元胞结构的制作方法的流程图。
[0034]图中的附图标记所分别指代的技术特征为:
[0035]11、漏区；12、Ν-外延层；13、栅氧化层；14、多晶硅层；15、Ρ_阱区；16、Ν+源区；
[0036]21、漏区；22、Ν-外延层；23、Ρ_阱区；24、Ν型的第一区域；25、栅极结构；251、栅氧化层；252、多晶娃层；26、Ν+源区。
【具体实施方式】
[0037]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
[0038]目前，在VDM0S器件中，应用最广泛的属于Ν沟道VDM0S器件。在本发明实施例中就以Ν沟道VDM0S器件的条形元胞结构及其制作方法作为具体实施例，来解释本发明，也就是说，在本发明实施例中以第一导电类型为Ν型，第二导电类型为Ρ型的VDM0S器件的条形元胞结构及其制作方法为例来解释本发明。需要说明的是，本发明不限于Ν沟道VDM0S器件的条形元胞结构及其制作方法，对于其他类型的VDMOS器件以及其他形状的元胞结构，与本发明实施例相似且对本发明同样适用，换句话说，将N沟道换成P沟道(即第一导电类型为P型，第二导电类型为N型)或者将元胞结构的形状由条形换成方形、六角形或者其他的形状，所得到的VDMOS器件的元胞结构及其制作方法，与本发明实施例相似且同样适用于本发明。
[0039]实施例一
[0040]本发明实施例一提供一种VDM0S器件的元胞结构。图2是本发明实施例一的一种VDM0S器件的元胞结构的结构图。如图2所示，所述VDM0S器件的元胞结构包括:漏区21 ;位于所述漏区21上的N-外延层22 ;位于所述N-外延层22上的P-阱区23 ;位于所述P_阱区23和所述N-外延层22中的N型的第一区域24，其中，所述N型的第一区域24沿纵向穿通所述P-阱区23并与所述N-外延层22连接；位于所述P-阱区23上的栅极结构25 ；以及位于所述P-阱区23中的N+源区26。
[0041]需要说明的是，所述N型的第一区域24沿纵向穿通P-阱区23中的“纵向”在图2中为从P-阱区23到N-外延层22并与P-阱区23的表面垂直的方向。此外，在位于VDM0S器件的元胞结构底部的漏区21表面通过淀积金属等工艺可以形成漏极，在N+源区26上通过淀积金属等工艺可以形成源极。源极和漏极可以用于接收VDM0S器件的元胞结构在工作时所需的电压。
[0042]在现有技术中，参见图1，VDM0S器件的元胞结构中JFET区的掺杂深度较浅，通常为小于等于2 μ m,并且掺杂浓度较低，通常为1012/cm3，导致元胞结构中的JFET区域的导通电阻较大，从而使VDM0S器件的导通电阻较大，单位面积电流导通能力变弱。现有技术的元胞结构通过增加掺杂深度以及提高掺杂浓度的方式实现降低导通电阻很难，一方面是由于如果增加JFET区的掺杂深度，则需要很长时间的推结过程，很可能使相应的VDM0S器件的终端处的结也被推得很深，从而降低VDM0S器件的反向击穿电压，使其更容易被击穿；另一方面是由于如果提高了 JFET区的掺杂浓度，在反向偏置电压的作用下，会使N-外延层12不容易被耗尽，从而降低了元胞结构的反向击穿电压，使其更容易被击穿。
[0043]在本实施例中，参见图2，VDM0S器件的元胞结构在N-外延层22上形成P_阱区23，即形成普注的P-阱区23，然后，在P-阱区23和N-外延层22中形成N型的第一区域24，其中，N型的第一区域24沿纵向穿通P-阱区23并与N-外延层22连接，这样N型的第一区域24和N-外延层22就形成了 N型掺杂的通道。本实施例的元胞结构，与现有技术相比，可以使N型的第一区域24的掺杂深度更深，优选地，N型的第一区域24的掺杂深度可以为大于等于3 μ m。并且在实现上述的掺杂深度而进行推结的过程中，不会对相应的VDM0S器件的终端处的结产生影响，从而也不会降低VDM0S器件的反向击穿电压。并且本实施例的VDM0S器件的元胞结构的所有工艺与现有技术的VDM0S器件的元胞结构的工艺兼容，可实现批量生产。在本实施例中，通过使N型的第一区域24的掺杂深度更深，这样可以使VDM0S器件的元胞结构的导通电阻减小，从而使相应的VDM0S器件的导通电阻也减小，单位面积电流导通能力增强，因此，在达到相同导通电流的情况下，可以使VDM0S器件的面积减小，从而可以降低其生产成本。
[0044]本实施例的元胞结构，与现有技术相比，还可以使N型的第一区域24的掺杂浓度更高，优选地，N型的第一区域24的掺杂浓度可以为1014/cm3。如果使N型的第一区域24的掺杂浓度更高，并适当地调整ρ-阱区23的掺杂浓度，在反向偏置电压的作用下，可以使Ν型的第一区域24很容易被耗尽，从而不会降低元胞结构的反向击穿电压，甚至有可能会增大元胞结构的反向击穿电压。在本实施例中，通过使Ν型的第一区域24的掺杂浓度更高，这样可以使VDMOS器件的元胞结构的导通电阻减小，从而使相应的VDMOS器件的导通电阻也减小，单位面积电流导通能力增强，因此，在达到相同导通电流的情况下，可以使VDMOS器件的面积减小，从而