局部减薄soi顶层硅厚度的方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种局部减薄SOI (Silicon-on-1nsulator,绝缘体上娃)顶层娃厚度的方法。
【背景技术】
[0002]质量因数F0M(Figure of merit)被定义为器件的导通电阻Ron与器件的寄生电容Coff之积:F0M = Ron*Coff。质量因数表明了开关器件或开关技术的好坏程度，而且质量因数与器件的尺寸无关。而且，质量因数越小，表明器件的性能越好。
[0003]对于S0I器件，寄生结电容将受到S0I晶圆的顶层硅的厚度的影响。因此，对于具有局部减薄的S0I顶层硅厚度的S0I晶圆结构，希望能够提供一种有效且方便地局部减薄S0I顶层硅厚度的方法。
【发明内容】
[0004]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效且方便地局部减薄S0I顶层硅厚度的方法。
[0005]为了实现上述技术目的，根据本发明，提供了一种局部减薄S0I顶层硅厚度的方法，包括:提供绝缘体上中硅晶圆，其中所述绝缘体上中硅晶圆包括依次层叠的硅顶层、掩埋氧化物层以及硅基底层；在硅顶层上依次布置氧化硅层和多晶硅层；对氧化硅层和多晶硅层进行刻蚀，从而在氧化硅层和多晶硅层中形成与将要局部减薄的区域相对应的图案；对剩余的氧化硅层和多晶硅层进行完全氧化，同时对被所述图案暴露的硅顶层区域进行同步氧化，以形成覆盖氧化物；去除所述覆盖氧化物，在硅顶层的与所述图案对应的区域形成局部减薄区域。
[0006]优选地，所述娃顶层的厚度介于1450A至1000A之间。
[0007]优选地，所述氧化硅层的厚度为100A。
[0008]优选地，所述多晶硅层的厚度等于将要局部减薄的厚度。
[0009]优选地，所述多晶硅层的厚度为450A。
[0010]优选地，电路形成在硅顶层中。
[0011]优选地，硅基底层用于为硅顶层和掩埋氧化物层提供机械支撑。
[0012]优选地，所述掩埋氧化物层是一层氧化硅。
[0013]优选地，所述多晶硅层的厚度小于所述硅顶层的厚度。
[0014]根据本发明优选实施例的局部减薄S0I顶层硅厚度的方法与诸如CMOS工艺之类的现有标准工艺兼容，可以形成形态良好的局部减薄区域，而且使得局部减薄区域的厚度可控。
【附图说明】
[0015]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0016]图1至图5示意性地示出了根据本发明优选实施例的局部减薄SOI顶层硅厚度的方法的各个步骤。
[0017]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0018]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0019]图1至图5示意性地示出了根据本发明优选实施例的局部减薄SOI顶层硅厚度的方法的各个步骤。
[0020]如图1至图5所示，根据本发明优选实施例的局部减薄SOI顶层硅厚度的方法包括:
[0021]如图1所示，提供绝缘体上中硅晶圆，其中所述绝缘体上中硅晶圆包括依次层叠的硅顶层30 (作为有源层)、掩埋氧化物层20 (作为绝缘层)以及硅基底层10 (作为支撑层)。其中，电路形成在硅顶层30(有源层)中。硅基底层10 —般较厚，其主要作用是为上面的两层(即，硅顶层30和掩埋氧化物层20)提供机械支撑。优选地，所述硅顶层30的厚度介于1450A至1000A之间。例如，所述掩埋氧化物层20可以是氧化硅的层。
[0022]如图2所示，在硅顶层30上依次布置氧化硅层40和多晶硅层50 ;优选地，所述氧化硅层40的厚度为大约100A。优选地，所述多晶硅层50的厚度等于将要局部减薄的厚度。相应地，所述多晶硅层50的厚度应该小于所述硅顶层30的厚度。例如，所述多晶硅层50的厚度为大约450A。
[0023]如图3所示，对氧化硅层40和多晶硅层50进行刻蚀，从而在氧化硅层40和多晶硅层50中形成与将要局部减薄的区域相对应的图案。
[0024]如图4所示，对剩余的氧化硅层40和多晶硅层50进行完全氧化，同时对被所述图案暴露的硅顶层30区域进行同步氧化，以形成覆盖氧化物60。
[0025]如图5所示，去除所述覆盖氧化物60，在硅顶层30的与所述图案对应的区域形成局部减薄区域70。
[0026]根据本发明优选实施例的局部减薄SOI顶层硅厚度的方法与诸如CMOS工艺之类的现有标准工艺兼容，可以形成形态良好的局部减薄区域，而且使得局部减薄区域的厚度可控。
[0027]需要说明的是，说明书中例举的所有厚度值只是为了清楚表述本发明的原理而给出的优选示例，对于任何熟悉本领域的技术人员而言可以理解的是，实际上可以根据需要选择上述厚度的具体数值。
[0028]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0029]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种局部减薄SOI顶层硅厚度的方法，其特征在于包括: 提供绝缘体上中硅晶圆，其中所述绝缘体上中硅晶圆包括依次层叠的硅顶层、掩埋氧化物层以及硅基底层； 在硅顶层上依次布置氧化硅层和多晶硅层； 对氧化硅层和多晶硅层进行刻蚀，从而在氧化硅层和多晶硅层中形成与将要局部减薄的区域相对应的图案； 对剩余的氧化硅层和多晶硅层进行完全氧化，同时对被所述图案暴露的硅顶层区域进行同步氧化，以形成覆盖氧化物； 去除所述覆盖氧化物，在硅顶层的与所述图案对应的区域形成局部减薄区域。2.根据权利要求1所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述硅顶层的厚度介于1450A至1000A之间。3.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述氧化硅层的厚度为100A。4.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述多晶硅层的厚度等于将要局部减薄的厚度。5.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述多晶硅层的厚度为450A。6.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，电路形成在娃顶层中。7.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，硅基底层用于为硅顶层和掩埋氧化物层提供机械支撑。8.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述掩埋氧化物层是一层氧化硅。9.根据权利要求1或2所述的局部减薄SOI顶层硅厚度的方法，其特征在于，所述多晶硅层的厚度小于所述硅顶层的厚度。
【专利摘要】本发明提供了一种局部减薄SOI顶层硅厚度的方法，包括：提供绝缘体上中硅晶圆，其中所述绝缘体上中硅晶圆包括依次层叠的硅顶层、掩埋氧化物层以及硅基底层；在硅顶层上依次布置氧化硅层和多晶硅层；对氧化硅层和多晶硅层进行刻蚀，从而在氧化硅层和多晶硅层中形成与将要局部减薄的区域相对应的图案；对剩余的氧化硅层和多晶硅层进行完全氧化，同时对被所述图案暴露的硅顶层区域进行同步氧化，以形成覆盖氧化物；去除所述覆盖氧化物，在硅顶层的与所述图案对应的区域形成局部减薄区域。
【IPC分类】H01L29/06, H01L21/302
【公开号】CN105336766
【申请号】CN201510694922
【发明人】刘张李
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年2月17日
【申请日】2015年10月22日