专利名称：具有应力结构的场效应晶体管器件的制作方法
技术领域：
本实用新型涉及具有应力结构的场效应晶体管器件，更具体地，本实用新型涉及通过利用应力结构向沟道区施加应力来提高载流子的迁移率的场效应晶体管器件。
背景技术：
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件的尺寸也需要进一步缩小。然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件工作的恒定材料特性和物理效应。因此，已经对晶体管的设计进行了很多新的创新，以便把这些元件的性能保持到合适的水平。场效应晶体管中保持性能的重要因素是载流子迁移率。在通过非常薄的栅介质来与沟道隔离的栅极上施加电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。已经知道，根据载流子的类型和应力方向，FET的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在通常沟道沿Iio晶向形成的FET中，源/漏区方向上的拉应力能够提高电子迁移率，降低空穴迁移率，从而有利地提高NMOS的性能；而源/漏区方向上的压应力可以提高空穴迁移率，降低电子迁移率，从而可以有利地提高PMOS的性能。现有技术中已经提出了大量的结构和材料用于在半导体材料中包含拉力或者压力。例如在US 2006/0160317中，就提出了一种在MOSFET器件上通过沉积应力层，并选择性地刻蚀全部或者部分栅极层，来提高沟道中的载流子迁移率的方案。然而，现有技术通常通过应力层或者应力界面来改变载流子的迁移率，这将不利于器件尺寸的持续缩小，并且导致复杂的制造工艺。而且随着目前半导体器件尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域两侧的源极和/或漏极区域应力材料，其相应增加的应力非常有限，从而不能够很好地改善MOSFET 晶体管(例如开关电流比)的性能，相应构成的COMS电路的性能也相应地较差。因此，需要提供一种新的半导体器件，能够同时提高NMOS和/或PMOS器件的沟道区的载流子迁移率，减小器件的尺寸，并简化制造工艺。
实用新型内容鉴于上述问题，本实用新型提供了一种场效应晶体管器件，所述器件包括具有 NMOS区域和PMOS区域的半导体衬底；在所述半导体衬底中形成的属于NMOS区域的源极区和漏极区以及属于PMOS区域的源极区和漏极区；在所述半导体衬底中形成的位于所述 NMOS区域的源极区和漏极区之间的第一沟道区，以及位于所述PMOS区域的源极区和漏极区之间的第二沟道区；位于所述NMOS区域的所述第一沟道区上方的第一栅堆叠和位于所述PMOS区域的所述第二沟道区上方的第二栅堆叠，其中，所述第一栅堆叠包括第一栅介质层；以及在所述第一栅介质层上的第一导电栅极层；所述第二栅堆叠包括第二栅介质层；和在所述第二栅介质层上的第二导电栅极层；在所述第一栅堆叠侧壁的具有拉应力性质的第三应力结构；以及在所述第二栅堆叠的侧壁的具有压应力性质的第四应力结构。此外，本实用新型还提供了一种N型场效应晶体管器件，所述器件包括半导体衬底；在所述半导体衬底中形成的源极区和漏极区；在所述半导体衬底中形成的位于源极区和漏极区之间的沟道区；位于所述沟道区上方的栅堆叠，其中，所述栅堆叠包括栅介质层；和在所述栅介质层上的导电栅极层；以及在所述栅堆叠侧壁的具有拉应力性质的应力结构。以及一种P型场效应晶体管器件，所述器件包括半导体衬底；在所述半导体衬底中形成的源极区和漏极区；在所述半导体衬底中形成的位于源极区和漏极区之间的沟道区； 位于所述沟道区上方的栅堆叠，其中，所述栅堆叠包括栅介质层；和在所述栅介质层上的导电栅极层；在所述栅堆叠侧壁的具有压应力性质的应力结构。本实用新型的器件可以在器件尺寸持续缩小的情况下，将应力最大限度地施加到 NMOS器件和/或PMOS器件的沟道中来提高器件性能。
图1-15示出了根据本实用新型的一个实施例的场效应晶体管器件的不同阶段的示意性截面图；图16示出了根据本实用新型的一个实施例的场效应晶体管的制造方法的流程图；图17-M示出了根据本实用新型的另一实施例的场效应晶体管器件的不同阶段的示意性截面图；以及图25示出了根据本实用新型的另一实施例的场效应晶体管的制造方法的流程图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和 /或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。如上所述，沟道区被置于拉应力下时，能够改进N型场效应晶体管(NMOQ器件的性能；而沟道区被置于压应力下时，能够改进P型场效应晶体管(PM0Q器件的性能。在本实用新型的实施例中，优选地利用栅替代工艺通过分别在NMOS的栅堆叠中间的间隙中形成第一应力层和在PMOS的栅堆叠中间的间隙中形成第二应力层；并且在形成应力层后，移除PMOS和NMOS器件的栅堆叠的侧墙以便释放所述应力到沟道区，进而提升NMOS器件沟道区的拉应力和PMOS器件沟道区的压应力。优选的是，该第一应力层具有压应力，该第二应力层具有拉应力。更优选地，可以在NMOS器件和PMOS器件的所述栅堆叠侧壁以及部分源极区和漏极区的上方形成具有相反应力性质的应力结构，以便进一步提高NMOS器件的拉应力和PMOS器件的压应力。S卩，对于NMOS器件，可以沉积具有拉应力性质的第三应力结构； 对于PMOS器件，可以沉积具有压应力性质的第四应力结构。通过本实用新型的器件，可以在器件尺寸持续缩小的情况下，将应力最大限度地施加到NMOS器件和PMOS器件的沟道中， 从而提高器件性能。参考图15，图15示出了根据本实用新型的实施例的半导体器件的结构图。所述器件例如可以通过栅替代和侧墙替代工艺制成。所谓栅替代工艺是指先形成伪栅极，并对所述器件进行源/漏注入和源/漏退火，以激活源漏掺杂，在形成源极区和漏极区后去除所述伪栅极并形成新的属于NMOS区域和PMOS区域的栅堆叠。所谓侧墙替代工艺是指，先在所述NMOS区域和PMOS区域的栅堆叠侧壁形成伪侧墙，并在适当的时候去除所述伪侧墙，根据器件的设计需要形成新的结构。下面将详细描述根据本实用新型的实施例的半导体器件的结构。所述器件具有包括NMOS区域202和PMOS区域204的半导体衬底200，其中所述NMOS区域202与所述PMOS 区域204由隔离区206相互隔离。在本实施例中，衬底200包括呈晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底200可以具有各种掺杂配置。其他例子的衬底200还可以包括其他基本半导体，例如锗和金刚石。或者，衬底200可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底200可以可选地包括外延层， 可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在本实施方式中示意性给出一个隔离区206，具有多个隔离区206的器件结构可以根据本实用新型提供的结构周期性重复而成。在本实施例中，隔离区206按照本领域内的常规方法形成，可以是例如利用光刻技术在半导体衬底200的待形成器件的表面上形成掩膜，通过掩膜的开口刻蚀衬底以形成沟槽，然后利用S^2介质材料填充该沟槽，如图1所示。所述器件还包括属于NMOS区域的源/漏极区214和属于PMOS区域的源/漏极区 217，以及在所述源极区和漏极区中间的沟道区215。所述源/漏极区214、217可以通过根据期望的晶体管结构，注入η型或ρ型掺杂物或杂质到衬底200中而形成。源/漏极区214 可以是N型掺杂的Si: C，其中为0. 2-2%。源/漏极区217可以是P型掺杂的SiGe，其中Ge为20-70%。源/漏极区214、217可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。由于本实用新型可以应用栅替代工艺，因此源极和漏极214、217先于所述NMOS和PMOS区域的栅堆叠而形成。可以利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极214、217中的掺杂。热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。所述器件还包括形成于所述NMOS区域202上的第一栅堆叠和形成于所述PMOS区域204上的第二栅堆叠。所述第一栅堆叠包括第一栅介质层232和在所述第一栅介质层 232上的第一导电栅极层234，优选地还包括填充所述第一导电栅极层234中间的间隙的第一应力层236。所述第二栅堆叠包括第二栅介质层2 和在所述第二栅介质层上的第二导电栅极层228，优选地还包括填充所述第二导电栅极层228中间的间隙的第二应力层230。 优选的是，第一应力层236具有压应力，第二应力层230具有拉应力。所述第一栅介质层232可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、Ti02、&02、L￡i203，厚度优选为大约l-5nm。所述第一导电栅极层234 可以为多晶硅或是N型金属，包括但不限于I^aC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSilRuTi^NilX。优选地，所述第一导电栅极层234的功函数接近Si的导带边沿，例如距Si导带边的距离小于0. &V，厚度优选为大约l-5nm。所述第一应力层236填充所述第一导电栅极层234中间的间隙，所述第一应力层236优选地具有压应力性质的材料，例如 TiAl，可以通过溅射TiAl来形成。所述第二栅介质层2 可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高1(介质，例如!1 )2、1102、&02、41203，厚度优选为大约l-5nm。所述第二导电栅极层 2 可以为多晶硅或是P型金属，包括但不限于MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、 Ni3Si, Pt, Ru, Ir、Mo、HfRu、RuOx。优选地，所述导电栅极层228的功函数接近Si的价带边沿，例如距Si价带边的距离小于0. &V，厚度优选为大约l-5nm。所述第二应力层230填充所述第二导电栅极层228中间的间隙。所述第二应力层230优选地包括具有拉应力性质的材料，例如可以通过在所述栅堆叠中间的间隙中沉积Ti和Al，并在大约300-500°C下进行大约l-20s秒热退火来形成拉应力性质的TiAl。如图2-4所示，首先在衬底上形成属于NMOS区域的第一伪栅极层208 (例如多晶硅)和第一侧墙216，例如氮化物，如氮化硅。而后去除所述伪栅极层208以形成开口，并在所述开口中形成第一栅堆叠，该第一栅堆叠可以包括第一栅介质层232和第一导电栅极层 234，优选地还包括第一应力层236。相同地，首先在衬底上形成属于PMOS区域的第二伪栅极介质层208和第二侧墙216。而后去除所述伪栅极层208以形成开口，并在所述开口中形成第二栅堆叠，该第二栅堆叠可以包括第二栅介质层2 和第二导电栅极层228，优选地还包括第二应力层230，如图7-8所示。所述第一、第二伪栅极层208可以例如通过如下方式形成首先在NMOS区域202 和PMOS区域204的衬底表面沉积例如l-3nm的界面层212，所述界面层可以是例如氧化物层，如SW2 ；之后在所述界面层上沉积伪栅极层208，例如多晶硅，厚度大约为50-120nm ；再沉积刻蚀保护层，进行栅光刻以形成第一伪栅极层和第二伪栅极层208。所述第一侧墙和第二侧墙216可以通过在所述界面层212上沉积氮化物层，而后进行反应离子刻蚀来形成。 所述界面层212可以在后续的加工过程同为器件的源漏极及其扩展区提供刻蚀保护。特别地，所述器件还包括在所述衬底上位于所述第一栅堆叠和第二栅堆叠之间的层间介质层，如图5-6所示。所述层间介质包括氮化物层220，例如10-30nm和氧化物层 222，例如10-30nm。可以通过分别沉积(CVD、PECVD)氮化物层220以及氧化物层222，再进行化学机械平坦化工序来暴露所述第一伪栅极层和第二伪栅极层的上表面来形成所述层间介质层。特别地，所述第二栅堆叠可以先于所述第一栅堆叠形成，以避免所述第二应力层 230的热退火过程致使第一栅堆叠中的材料和层导致劣化。即首先利用刻蚀保护层将NMOS 区域保护起来并暴露PMOS区域，对PMOS区域的伪栅极层208进行刻蚀以形成开口，并在所述开口中形成第二栅介质层226、导电栅极层2 和可选的应力层230，进行热退火以反应形成优选地具有拉应力性质的TiAl。而后，利用刻蚀保护层将PMOS区域保护起来并暴露 NMOS区域，对NMOS区域的伪栅极层208进行刻蚀以形成开口，并在所述开口中形成第一栅介质层232、导电栅极层234和可选的具有压应力性质的第一应力层236。所述器件还包括在所述第一栅堆叠侧壁的具有拉应力性质的第三应力结构240 ； 以及在所述第二栅堆叠的侧壁形成的具有压应力性质的第四应力结构对4。所述第三应力结构240为与所述第一应力236层具有相反应力性质的材料形成，即具有拉应力性质的材料，例如拉应力氮化物层，如Si3N4。所述第四应力结构244为与所述第二应力层230具有相反应力性质的材料形成，即具有压应力性质的材料，例如压应力氮化物层，如Si3N4。通过去除所述第一侧墙216和第二侧墙216后在所述第一栅堆叠和第二栅堆叠的侧壁分别沉积拉应力性质的材料和压应力性质的材料来形成所述第三应力结构240和第四应力结构M4，如图9-15所示。可以通过例如反应离子刻蚀(RIE)来去除所述第一侧墙和第二侧墙216，如图9所示。特别地，在所述反应离子刻蚀之前可以在第一和第二栅堆叠的表面沉积刻蚀保护层，例如氧化物层238，以保护所述第一和第二栅堆叠。由于在NMOS区域的第一栅堆叠中优选地包含具有压应力性质的第一应力层236， 例如TiAl层。因此，当去除NMOS区域的第一侧墙216后，侧墙216施加的反作用力得以去除，压应力性质的TiAl层得以释放，致使NMOS区域的沟道区215的拉应力将得以提升，从而改善电子的迁移率，提高器件性能。相同地，当去除PMOS区域的第二侧墙216后，侧墙 216施加的反作用力得以去除，优选地包含的拉应力性质的TiAl层得以释放，致使PMOS区域的沟道区215的压应力将得以提升，从而改善空穴的迁移率，提高器件性能。在所述第一栅堆叠的侧壁形成具有拉应力性质的第三应力结构M0，例如具有拉应力性质的氮化物。特别地，所述第三应力结构还包括位于所述NMOS区域的源极区和漏极区的上方覆盖所述层间介质层和所述第一栅堆叠的部分。在所述第二栅堆叠的侧壁形成具有压应力性质的第四应力结构M4，例如具有压应力性质的氮化物。特别地，所述第四应力结构244还包括位于所述PMOS区域的源极区和漏极区的上方覆盖所述层间介质层和所述第二栅堆叠的部分。例如，可以通过如下方式形成第三和第四应力结构M0J44。首先如图10所示，在 NMOS和PMOS区域上沉积具有拉应力性质的第三应力结构M0，厚度大约为10-30nm，所述第三应力结构覆盖整个器件，即包括在所述NMOS和PMOS区域的源极区和漏极区之上，覆盖所述层间介质层和第一、第二栅堆叠的上表面的部分。后在所述第三应力结构240上沉积刻蚀保护层M2，例如可以为氧化物层，如氧化硅，厚度大约为5-15nm。而后如图11所示，进行光刻以便在NMOS区域上形成光刻保护层。而后进行刻蚀，例如RIE以去除PMOS区域上的刻蚀保护层M2，保留NMOS区域上的刻蚀保护层M2。之后去除NMOS区域上残留的光刻保护层。如图12所示，进行RIE以选择性去除未被刻蚀保护层242覆盖的第三应力结构 MO，例如拉应力性质的氮化物层。可以采用与上述方法相同的方式来形成第四应力结构M4。即首先在NMOS和PMOS 区域上沉积具有压应力性质的第四应力结构对4，厚度大约为10-30nm，所述第四应力结构覆盖整个器件，即包括在所述NMOS和PMOS区域的源极区和漏极区之上并覆盖所述层间介质层和第一、第二栅堆叠的上表面的部分，如图13所示。后在所述第四应力结构244上沉积刻蚀保护层对6，例如可以为氧化物层，如氧化硅，厚度大约为5-15nm。而后进行光刻以便在PMOS区域上形成光刻保护层。而后进行刻蚀，例如RIE以去除NMOS区域上的刻蚀保护层M6，保留PMOS区域上的刻蚀保护层M6，如图14所示。之后去除NMOS区域上残留的光刻保护层。进行RIE以选择性去除未被刻蚀保护层246覆盖的第四应力结构M4，例如压应力性质的氮化物层。所述第三应力结构240与通常的拉应力帽作用一样相同，可以进一步提高所述 NMOS器件沟道区的拉应力，从而改善电子的迁移率，提高器件性能。同理，所述四应力结构 244与通常的压应力帽作用相同一样，可以进一步提高所述PMOS器件沟道区的压应力，从而改善空穴的迁移率，提高器件性能。进行化学机械平坦化工艺(CMP)以平坦化所述半导体衬底的表面。所述器件还可以包括在所述NMOS区域和PMOS区域的源极区和漏极区上方的层间介质层中形成的接触孔对8。可以覆盖所述器件的上表面、在所述NMOS和PMOS区域的源极区和漏极区的上方进行光刻，以形成光刻保护层。进行RIE来形成接触孔M8。所述接触孔 248可以设置在距离NMOS和PMOS区域的栅堆叠或所述第三/第四侧墙大约10-50nm的范围内。在所述接触孔中形成的TiN层和钨接触材料。特别地，可以在进行NMOS和PMOS区域的源极区和漏极区的掺杂和退火后，在所述源极区和漏极区中形成金属硅化物，例如NiPtSi或者CoSi2。举例来说可以通过在衬底上沉积大约3-12nm的NiPt，在大约300-500°C下进行热退火，并在退火后将未反应的NiPt刻蚀掉来形成，以便调节随后形成的接触孔的接触电阻。以上已经描述了根据本实用新型的具有改善的载流子迁移率的栅替代工艺场效应晶体管器件的结构。下面将根据图16所示的流程图描述本实用新型的场效应晶体管器件的制造方法。在步骤a，提供具有NMOS区域和PMOS区域的半导体衬底。如图1所示，在半导体衬底200上形成有匪OS区域202和PMOS区域204，其中所述NMOS区域202与所述PMOS区域204由隔离区206相互隔离。在本实施例中，衬底200包括呈晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。其他例子的衬底200还可以包括其他基本半导体，例如锗和金刚石。或者，衬底200可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底200可以可选地包括外延层， 可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。在本实施方式中示意性给出一个隔离区206，具有多个隔离区206的器件结构可以根据本实用新型提供的结构周期性重复而成。在本实施例中，隔离区206按照本领域内的常规方法形成，可以是例如利用光刻技术在半导体衬底200的待形成器件的表面上形成掩膜，通过掩膜的开口刻蚀衬底以形成沟槽，然后利用S^2介质材料填充该沟槽。而后在步骤b，在所述半导体衬底200上形成属于NMOS区域202的第一界面层 212、第一伪栅极层208和第一栅堆叠侧墙216和属于PMOS区域的第二界面层212、第二伪栅极层208和第二栅堆叠侧墙216，以及在所述半导体衬底中分别形成属于NMOS区域的源极区214和漏极区214、属于PMOS区域的源极区217和漏极区217、以及在所述源极区和漏极区中间的沟道区215和覆盖所述器件的层间介质层。[0045]所述第一和第二界面层212、第一和第二伪栅极层208和侧墙216可以例如图2 所示首先在NMOS区域202和PMOS区域204的衬底表面沉积例如l_3nm的界面层212，所述界面层可以是例如氧化物层，如Si02。所述界面层212可以在后续的加工过程同为器件的源漏极及其扩展区提供刻蚀保护。之后在所述界面层上沉积伪栅极层208，例如多晶硅，厚度大约为50-120nm，再沉积刻蚀保护层，进行栅光刻以形成第一伪栅极层和第二伪栅极层 208，如图3所示。所述第一侧墙和第二侧墙216可以通过在所述界面层212上沉积氮化物层，而后进行反应离子刻蚀来形成，如图4所示。所述源/漏极区214、217可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到衬底200中而形成。源/漏极区214例如可以是N型掺杂的Si:C，其中为 0. 2-2%，源/漏极区217例如可以是P型掺杂的SiGe，其中Ge为20-70%。源/漏极区 214、217可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。可以利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极214、217中的掺杂， 热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行，优选地， 可以使用尖峰退火，例如大约1000-1100°C或者激光退火，来激活源极和漏极214、217中的掺杂，如图4所示。特别地，可以在进行NMOS和PMOS区域的源极区和漏极区的掺杂和退火后，在所述源极区和漏极区中形成金属硅化物，例如NiPtSi。举例来说可以通过在衬底上沉积大约 3-12nm的NiPt，在大约300-500°C下进行热退火，并在退火后将未反应的NiPt刻蚀掉来形成，以便调节随后形成的接触孔的接触电阻。可以在所述衬底上和所述第一栅堆叠和第二栅堆叠之间的层间介质层，如图5-6 所示。所述层间介质包括氮化物层220，例如10-30nm和氧化物层222，例如10-30nm。可以通过分别沉积氮化物层220以及氧化物层222，再进行化学机械平坦化工序来暴露所述第一伪栅极层和第二伪栅极层的上表面来形成所述层间介质层。而后进入步骤c，移除所述PMOS区域的第二伪栅极层208以形成第二开口，在所述第二开口中形成第二栅堆叠，所述第二栅堆叠包括第二栅介质层2 和第二导电栅极层 228，优选地还包括填充所述第二栅堆叠中间的间隙的第二应力层230。所述第二栅介质层 226和第二导电栅极层2 覆盖所述第二开口的侧壁和所述第二界面层212，所述第二应力层230优选地为具有拉应力性质的应力材料。如图7所示，首先在器件上沉积一层刻蚀保护层224，例如氧化物层，如氧化硅，厚度大约为5-20nm，进行光刻在NMOS区域上形成掩膜保护层(图中未示出)。而后进行刻蚀以去除PMOS区域上的刻蚀保护层224，从而暴露PMOS区域，再去除所述NMOS区域上的掩模保护层。进行例如反应离子刻蚀RIE来去除第二伪栅极层208，以形成开口。在所述开口中形成第二栅介质层226、导电栅极层2 和优选的应力层230。所述第二栅介质层2 可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、TiO2, ZrO2, Al2O3，厚度优选为大约l-5nm。所述第二导电栅极层 228 可以为 P 型金属，包括但不限于 MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、 Ru、Ir、Mo、HfRU、RU0x。优选地，所述导电栅极层228的功函数接近Si的价带边沿，例如距 Si价带边的距离小于0. 2eV,厚度优选为大约l-5nm。优选包括的所述第二应力层230填充所述第二栅堆叠中间的间隙，所述第二应力层230包括具有拉应力性质的材料，例如可以通过在所述栅堆叠中间的间隙中沉积Ti和Al，并在大约300-500°C下进行大约1-20秒热退火来形成拉应力性质的TiAl。而后在步骤d，移除所述NMOS区域的第一伪栅极层以形成第一开口，在所述第一开口中形成第一栅堆叠，所述第一栅堆叠包括第一栅介质层和第一导电栅极层，优选地还包括填充所述第一栅堆叠中间的间隙的第一应力层，所述第一栅介质层和第一导电栅极层覆盖所述第一开口的侧壁和所述第一界面层，所述第一应力层优选地为具有压应力性质的应力材料。如图8所示，在器件上沉积一层刻蚀保护层224，例如氧化物层，如氧化硅，厚度大约为5-20nm，进行光刻在PMOS区域上形成掩膜保护层(图中未示出)。而后进行刻蚀以去除NMOS区域上的刻蚀保护层224，从而暴露NMOS区域，再去除所述PMOS区域上的掩模保护层。进行例如反应离子刻蚀RIE来去除第一伪栅极层208，以形成开口。在所述开口中形成第一栅介质层232、导电栅极层234和优选的应力层236。所述第一栅介质层232可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、TiO2, ZrO2, La2O3，厚度优选为大约l-5nm。所述第一导电栅极层 234 可以为 N 型金属，包括但不限于 I^aC、TiN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、 RuTax, Nil^。优选地，所述第一导电栅极层234的功函数接近Si的导带边沿，例如小于距 Si导带边的距离0. 2eV,厚度优选为大约l-5nm。优选地包括的所述第一应力层236填充所述第一栅堆叠中间的间隙，所述第一应力层236包括具有压应力性质的材料，例如TiAl，可以通过溅射TiAl来形成。特别地，所述第二栅堆叠可以先于所述第一栅堆叠形成，以避免所述第二应力层 230的热退火过程致使第一栅堆叠中的材料和层导致劣化。而后进入步骤e，移除所述第一栅堆叠侧墙216，以提高所述NMOS区域的沟道区的拉应力，移除所述第二栅堆叠侧墙216，以提高所述PMOS区域的沟道区的压应力。可以通过例如反应离子刻蚀(RIE)来可选择地去除所述第一侧墙和第二侧墙 216，如图9所示。特别地，在所述反应离子刻蚀之前可以在第一和第二栅堆叠的表面沉积刻蚀保护层，例如氧化物层238，以保护所述第一和第二栅堆叠。这样可以设置反应离子刻蚀来刻蚀第一侧墙和第二侧墙的材料，如氮化物层而不会刻蚀堆叠表面的刻蚀保护层，如氧化物层238。由于在NMOS区域的第一栅堆叠中优选地包含具有压应力性质的第一应力层236， 例如TiAl层。因此，当去除NMOS区域的第一侧墙216后，侧墙216施加的反作用力得以去除，压应力性质的TiAl层得以释放，致使NMOS区域的沟道区215的拉应力将得以提升，从而改善电子的迁移率，提高器件性能。相同地，当去除PMOS区域的第二侧墙216后，侧墙 216施加的反作用力得以去除，优选地包含的拉应力性质的TiAl层得以释放，致使PMOS区域的沟道区215的压应力将得以提升，从而改善空穴的迁移率，提高器件性能。此后，方法进入步骤f，在所述NMOS区域的第一栅堆叠侧壁形成具有拉应力性质的第三应力结构；在所述PMOS区域的第二栅堆叠侧壁形成具有压应力性质的第四应力结构。例如，可以通过如下方式形成第三和第四应力结构M0J44。首先如图10所示， 在NMOS和PMOS区域上沉积具有拉应力性质的第三应力结构M0，厚度大约为10-30nm，所述第三应力结构240覆盖整个器件，即包括在所述NMOS和PMOS区域的源极区和漏极区之上并覆盖所述层间介质层和第一、第二栅堆叠的上表面的部分。然后在所述第三应力结构 240上沉积刻蚀保护层M2，例如可以为氧化物层，如氧化硅，厚度大约为5-15nm。而后如图11所示，进行光刻以便在NMOS区域上形成光刻保护层。接着进行刻蚀，例如RIE以去除 PMOS区域上的刻蚀保护层M2，保留NMOS区域上的刻蚀保护层M2。之后去除NMOS区域上残留的光刻保护层。如图12所示，进行RIE以选择性去除未被刻蚀保护层242覆盖的第三应力结构M0，例如拉应力性质的氮化物层，而选择性地不刻蚀栅堆叠上的氧化物层和源极区、漏极区上方的金属硅化物。可以采用与上述方法相同的方式来形成第四应力结构M4。即首先在NMOS和PMOS 区域上沉积具有压应力性质的第四应力结构对4，厚度大约为10-30nm，所述第四应力结构覆盖整个器件，即包括在所述NMOS和PMOS区域的源极区和漏极区之上并覆盖所述层间介质层和第一、第二栅堆叠的上表面的部分，如图13所示。后在所述第四应力结构244上沉积刻蚀保护层246，例如可以为氧化物层，如氧化硅，厚度大约为5-15nm。而后进行光刻以便在PMOS区域上形成光刻保护层。而后进行刻蚀，例如RIE以去除NMOS区域上的刻蚀保护层M6，保留PMOS区域上的刻蚀保护层M6，如图14所示。之后去除NMOS区域上残留的光刻保护层。进行RIE以选择性去除未被刻蚀保护层246覆盖的第四应力结构M4，例如压应力性质的氮化物层，而选择性地不刻蚀栅堆叠上的氧化物层和源极区、漏极区上方的金属硅化物。可选择地，可以在沉积第三应力结构240之前沉积刻蚀停止层，例如厚度大约为 3-5nm的氧化物层(图中未示出)，以便在刻蚀第三应力结构时作为刻蚀停止层。可选择地， 也可以在后续的接触孔248形成之前进行化学机械平坦化工艺以便将第三应力结构240和第四应力结构M4中相重叠的部分去除，如图14所示。所述第三应力结构240与通常的拉应力帽层作用相同，可以进一步提高所述NMOS 器件沟道区的拉应力，从而改善电子的迁移率，提高器件性能。所述四应力结构244与通常的压应力帽层作用相同，可以进一步提高所述PMOS器件沟道区的压应力，从而改善空穴的迁移率，提高器件性能。进行化学机械平坦化工艺(CMP)以平坦化所述半导体衬底的表面。而后，可选择地，所述方法还可以包括在所述NMOS区域和PMOS区域的源极区和漏极区上方的层间介质层中形成接触孔248的步骤。可以覆盖所述器件的上表面、在所述 NMOS和PMOS区域的源极区和漏极区的上方进行光刻，以形成光刻保护层。进行RIE来形成接触孔对8。所述接触孔248可以设置在距离NMOS和PMOS区域的栅堆叠或所述第三/第四侧墙大约10-50nm的范围内。在所述接触孔中形成的TiN层和钨接触材料。以上已经根据本实用新型的实施例描述了应用本实用新型的CMOS器件的结构。 然而在一些应用中，需要使用特定类型的MOSFET器件，例如N型场效应晶体管器件或P型场效应晶体管器件。例如，在NAND栅门电路中会使用到N型场效应晶体管。本实用新型的实施例也可以提供特定类型的M0SFET，以便在这些特定应用中提供具有改善的载流子迁移率的MOSFET器件及其形成方法。这些方案本领域的技术人员可以通过阅读上面的具体实施方式
的内容而容易地获得。下面将结合附图以N型场效应晶体管器件为例详细介绍其构造其形成方法的说明。其中相同的附图标记代表相同或者相似的器件或者步骤。以下的器件及其形成方法的描述也适用于P型场效应晶体管器件及其形成方法，除非特别声明。如图23所示，所述场效应晶体管包括衬底300。在本实施例中，衬底300包括位于晶体结构中的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者 η型衬底)，衬底300可以包括各种掺杂配置。其他例子的衬底300还可以包括其他基本半导体，例如锗和金刚石。或者，衬底300可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底300可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。所述器件还包括位于衬底中的源极区和漏极区314，以及在所述源极区和漏极区中间的沟道区315。对于NMOS而言，所述源/漏极区314例如为N型掺杂的Si C，其中C%为 0. 2-2%。对于PMOS而言，所述源/漏极区314例如为P型掺杂的SiGe，其中Ge为20-70%。 源/漏极区314可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。由于本实用新型可以应用栅替代工艺，因此源极和漏极314先于所述栅堆叠而形成。可以利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极314中的掺杂。热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。所述器件还包括形成于衬底300上的栅堆叠，其中，所述栅堆叠包括栅介质层332 和在所述栅介质层332上的导电栅极层334，优选地还包括具有压应力性质的应力层336， 所述应力层336填充所述导电栅极层334中间的间隙。对于NMOS而言，所述栅介质层332可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、TiO2, ZrO2, La2O3，厚度优选为大约l_5nm。所述导电栅极层3；34可以为N型金属，包括但不限于I^aC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN、Rul^、Nil^。优选地，所述导电栅极层334的功函数接近Si的导带边沿，例如距 Si导带边的距离小于0. &V，厚度优选为大约l-5nm。所述应力层336填充所述导电栅极层334中间的间隙，所述应力层336包括具有压应力性质的材料，例如TiAl，可以通过溅射 TiAl来形成。对于PMOS而言，栅介质层332可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、Ti02Jr02、Al203，厚度优选为大约1_5歷。所述导电栅极层 3；34可以为P型金属，包括但不限于] 0队、1151111^了&六1(、11六11了&1卩{5、、附351、卩仏 Ru、Ir、Mo、HfRU、RU0x。优选地，所述导电栅极层334的功函数接近Si的价带边沿，例如距 Si价带边的距离小于0. &V，厚度优选为大约l-5nm。所述应力层336填充所述导电栅极层中间的间隙，所述应力层336包括具有拉应力性质的材料，例如可以通过在所述导电栅极层中间的间隙中沉积Ti和Al，并在大约300-500°C下进行大约l-20s秒热退火来形成拉应力性质的TiAl。如图17所示，所述栅堆叠通过首先在衬底上形成伪栅极层308，例如多晶硅和侧墙316，例如氮化物，如氮化硅。而后去除所述伪栅极层308以形成开口，并在所述开口中形成栅介质层332、导电栅极层334和优选的应力层336来形成。所述伪栅极层308和侧墙316可以例如首先衬底表面沉积例如l-3nm的界面层 312，所述界面层可以是例如氧化物层，如Si02。之后在所述界面层上沉积伪栅极层308，例如多晶硅，厚度大约为50-120nm，再沉积刻蚀保护层，进行栅光刻以形成伪栅极层308。所述侧墙316可以通过在所述界面层312上沉积氮化物层，而后进行反应离子刻蚀来形成。所述界面层312可以在后续的加工过程中同为器件的源漏极及其扩展区提供刻蚀保护。特别地，所述器件还包括位于所述衬底上的层间介质层，如图18-19所示。所述层间介质包括氮化物层320，例如10-30nm和氧化物层322，例如10-30nm。可以通过分别沉积 (CVDjPECVD)氮化物层320以及氧化物层322，再进行化学机械平坦化工序来暴露所述伪栅极层的上表面来形成所述层间介质层。对于NMOS而言，所述器件还包括位于所述栅堆叠侧壁的具有拉应力性质的应力结构340。所述应力结构340为与所述应力层336具有相反应力性质的材料形成，即具有拉应力性质的材料，例如拉应力氮化物层，如Si3N4。对于PMOS而言，所述器件还包括位于所述栅堆叠侧壁的具有压应力性质的应力结构340。所述应力结构340为与所述应力层336具有相反应力性质的材料形成，即具有压应力性质的材料，例如压应力氮化物层，如Si3N4。所述应力结构340通过去除所述侧墙316后在所述栅堆叠的侧壁分别沉积拉应力性质的材料和压应力性质的材料来形成，如图20-22所示。可以通过例如反应离子刻蚀 (RIE)来去除所述侧墙316，如图21所示。特别地，在所述反应离子刻蚀之前可以在栅堆叠的表面沉积刻蚀保护层，例如氧化物层338，以保护所述栅堆叠。对于NMOS而言，栅堆叠中优选地包含具有压应力性质的应力层336，例如TiAl层。 因此，当去除侧墙316后，侧墙316施加的反作用力得以去除，压应力性质的TiAl层得以释放，致使NMOS的沟道区315的拉应力将得以提升，从而改善电子的迁移率，提高器件性能。对于PMOS而言，栅堆叠中优选地包含具有拉应力性质的应力层336，例如TiAl层。 当去除侧墙316后，侧墙316施加的反作用力得以去除，拉应力性质的TiAl层得以释放，致使PMOS的沟道区315的压应力将得以提升，从而改善空穴的迁移率，提高器件性能。特别地，所述应力结构340还包括覆盖所述层间介质层和栅堆叠的部分。对于NMOS而言，所述应力结构340与通常的拉应力帽作用相同，可以进一步提高所述NMOS器件沟道区的拉应力，从而改善电子的迁移率，提高器件性能。同理，对于PMOS 而言，所述应力结构340与通常的压应力帽作用相同，可以进一步提高所述PMOS器件沟道区的压应力，从而改善空穴的迁移率，提高器件性能。进行化学机械平坦化工艺(CMP)以平坦化所述半导体衬底的表面。所述器件还可以包括在源极区和漏极区上方的层间介质层中形成的接触孔348。 可以覆盖所述器件的上表面、在所述源极区和漏极区的上方进行光刻，以形成光刻保护层。进行RIE来形成接触孔348。所述接触孔348可以设置在距离栅堆叠或所述侧墙大约 10-50nm的范围内。在所述接触孔中形成的TiN层和钨接触材料。特别地，可以在进行源极区和漏极区的掺杂和退火后，在所述源极区和漏极区中形成金属硅化物，例如NiPtSi或者CoSi2。举例来说可以通过在衬底上沉积大约3-12nm的 NiPt，在大约300-500°C下进行热退火，并在退火后将未反应的NiPt刻蚀掉来形成，以便调节随后形成的接触孔的接触电阻。以上已经描述了根据本实用新型的具有改善的载流子迁移率的栅替代工艺场效应晶体管器件的结构。下面将根据图25所示的流程图描述本实用新型的场效应晶体管器件的制造方法。在步骤a，提供半导体衬底。如图17所示，所述场效应晶体管包括衬底300。在本实施例中，衬底300包括呈晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底300可以包括各种掺杂配置。其他例子的衬底300还可以包括其他基本半导体， 例如锗和金刚石。或者，衬底300可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底300可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。而后在步骤b，在所述半导体衬底上形成界面层、伪栅极层和栅堆叠侧墙，以及在所述半导体衬底中形成源极区和漏极区和覆盖所述器件的层间介质层。在所述半导体衬底300上形成界面层312、伪栅极层308、栅堆叠侧墙316以及在所述半导体衬底中300形成源极区和漏极区314、覆盖所述器件的层间介质层以及在所述源极区和漏极区中间的沟道区215。所述界面层312、伪栅极层308和侧墙316可以例如图17所示首先在衬底300表面沉积例如l-3nm的界面层312，所述界面层312可以是例如氧化物层，如Si02。所述界面层312可以在后续的加工过程同为器件的源漏极及其扩展区提供刻蚀保护。之后在所述界面层上沉积伪栅极层308，例如多晶硅，厚度大约为50-120nm，再沉积刻蚀保护层，进行栅光刻以形成伪栅极层308。所述源/漏极区314可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到衬底300中而形成。对于NMOS而言，所述源/漏极区314例如为N型掺杂的Si :C， 其中为0.2-2%。对于PMOS而言，所述源/漏极区314例如为P型掺杂的SiGe，其中 Ge为20-70%。源/漏极区314可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。由于本实用新型可以应用栅替代工艺，因此源极和漏极314先于所述栅堆叠而形成，可以利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极 314中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。优选地，可以使用尖峰退火，例如大约1000-1100°C或者激光退火，来激活源极和漏极 314中的掺杂。特别地，可以在源极区和漏极区的掺杂和退火后，在所述源极区和漏极区中形成金属硅化物，例如NiPtSi。举例来说可以通过在衬底上沉积大约3-12nm的NiPt，在大约 300-500°C下进行热退火，并在退火后将未反应的NiPt刻蚀掉来形成，以便调节随后形成的接触孔的接触电阻。可以在所述衬底上形成层间介质层，如图18-19所示。所述层间介质包括氮化物层320，例如10-30nm和氧化物层322，例如10-30nm。可以通过分别沉积氮化物层320以及氧化物层322，再进行化学机械平坦化工序来暴露所述伪栅极层的上表面来形成所述层间介质层。而后进入步骤c，移除所述伪栅极层308以形成开口，在所述开口中形成栅堆叠， 所述栅堆叠包括栅介质层332和导电栅极层334，优选地还包括填充所述栅堆叠中间的间隙的应力层336。所述应力层336为具有应力性质的应力材料。其中所述栅介质层332和导电栅极层334可以覆盖所述开口的侧壁和所述界面层312。对于NMOS而言，所述栅介质层332可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、Ti02、&02、L￡i203，厚度优选为大约l-5nm。所述导电栅极层 334 可以为 N 型金属，包括但不限于 TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、 RuTax, Nil^。优选地，所述导电栅极层334的功函数接近Si的导带边沿，例如距Si导带边沿的距离小于0. &V，厚度优选为大约l-5nm。所述应力层336填充所述导电栅极层334 中间的间隙，所述应力层336优选地包括具有压应力性质的材料，例如TiAl，可以通过溅射 TiAl来形成。对于PMOS而言，栅介质层332可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅，也可为高K介质，例如Hf02、Ti02Jr02、Al203，厚度优选为大约1_5歷。所述导电栅极层 3；34可以为P型金属，包括但不限于] 0队、1151111^了&六1(、11六11了&1卩{5、、附351、卩仏 Ru、Ir、Mo、HfRU、RU0x。优选地，所述导电栅极层334的功函数接近Si的价带边沿，例如距 Si价带边沿的距离小于0. 2eV,厚度优选为大约l-5nm。所述应力层336填充所述栅堆叠中间的间隙，所述应力层336优选地包括具有拉应力性质的材料，例如可以通过在所述栅堆叠中间的间隙中沉积Ti和Al，并在大约300-500°C下进行大约l-20s秒热退火来形成拉应力性质的TiAl。而后进入步骤d，移除所述栅堆叠侧墙316，以提高所述器件沟道区的应力。可以通过例如反应离子刻蚀(RIE)来可选择地去除侧墙316，如图21所示。特别地，在所述反应离子刻蚀之前可以在栅堆叠的表面沉积刻蚀保护层，例如氧化物层338，以保护所述栅堆叠。这样可以设置反应离子刻蚀来刻蚀侧墙的材料，如氮化物层而不会刻蚀堆叠表面的刻蚀保护层，如氧化物层338。对于NMOS而言，由于栅堆叠中优选地包含具有压应力性质的应力层336，例如 TiAl层。因此，当去除侧墙316后，侧墙316施加的反作用力得以去除，压应力性质的TiAl 层得以释放，致使NMOS的沟道区315的拉应力将得以提升，从而改善电子的迁移率，提高器件性能，如图21所示。对于PMOS而言，由于栅堆叠中优选地包含具有拉应力性质的应力层336，例如 TiAl层。当去除侧墙316后，侧墙316施加的反作用力得以去除，拉应力性质的TiAl层得以释放，致使PMOS的沟道区315的压应力将得以提升，从而改善空穴的迁移率，提高器件性能，如图M所示。此后，方法进入步骤e，在所述栅堆叠侧壁形成与所述应力层具有相反应力性质的应力结构。对于NMOS而言，在所述栅堆叠侧壁形成具有拉应力性质的应力结构340。所述应力结构340为与所述应力层336具有相反应力性质的材料形成，即具有拉应力性质的材料， 例如拉应力氮化物层，如Si3N4。对于PMOS而言，在所述栅堆叠侧壁形成具有压应力性质的应力结构340。所述应力结构340为与所述应力层336具有相反应力性质的材料形成，即具有压应力性质的材料， 例如压应力氮化物层，如Si3N4。特别地，所述应力结构还包括覆盖所述层间介质层和栅堆叠的部分。对于NMOS而言，所述应力结构340与通常的拉应力帽作用相同，可以进一步提高所述NMOS器件沟道区的拉应力，从而改善电子的迁移率，提高器件性能。同理，对于PMOS而言，所述应力结构340与通常的压应力帽作用相同，可以进一步提高所述PMOS器件沟道区的压应力，从而改善空穴的迁移率，提高器件性能。进行化学机械平坦化工艺(CMP)以平坦化所述半导体衬底的表面。而后，可选择地，所述方法还可以包括在层间介质层中形成接触孔348的步骤。可以覆盖所述器件的上表面、在所述源极区和漏极区的上方进行光刻，以形成光刻保护层。进行RIE来形成接触孔348。所述接触孔348可以设置在距离栅堆叠或所述侧墙大约10-50nm 的范围内。在所述接触孔中形成的TiN层和钨接触材料。以上已经根据本实用新型的实施例详细地描述了本实用新型的场效应晶体管器件。本实用新型可以在NMOS器件和PMOS器件的所述栅堆叠侧壁以及部分源极区和漏极区的上方形成具有相反应力性质的应力层，以便进一步提高NMOS器件的拉应力和PMOS器件的压应力。即，对于NMOS器件可以沉积具有拉应力性质的第三应力结构和对于PMOS器件沉积具有压应力性质的第四应力结构。优选地，可以利用栅替代工艺通过分别在NMOS的栅堆叠中间的间隙中形成具有压应力性质的第一应力层和在PMOS的栅堆叠中间的间隙中形成具有拉应力性质的第二应力层；并且在形成所述应力层后，通过侧墙替代工艺移除PMOS 和NMOS器件的栅堆叠的侧墙以便释放所述应力到沟道区，进而提升NMOS器件沟道区的拉应力和PMOS器件沟道区的压应力。特别地，通过本实用新型的器件，可以在器件尺寸持续缩小的情况下，将应力最大限度地施加到NMOS器件和/或PMOS器件的沟道中来提高器件性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、 制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、 方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求1.一种场效应晶体管器件，所述场效应晶体管器件包括 具有NMOS区域和PMOS区域的半导体衬底；在所述半导体衬底中形成的属于NMOS区域的源极区和漏极区以及属于PMOS区域的源极区和漏极区；在所述半导体衬底中形成的位于所述NMOS区域的源极区和漏极区之间的第一沟道区，以及位于所述PMOS区域的源极区和漏极区之间的第二沟道区；以及位于所述NMOS区域的所述第一沟道区上方的第一栅堆叠和位于所述PMOS区域的所述第二沟道区上方的第二栅堆叠，其中，所述第一栅堆叠包括第一栅介质层；以及在所述第一栅介质层上的第一导电栅极层，所述第二栅堆叠包括第二栅介质层；以及在所述第二栅介质层上的第二导电栅极层；其特征在于，所述场效应晶体管器件还包括 在所述第一栅堆叠侧壁的具有拉应力性质的第三应力结构；以及在所述第二栅堆叠的侧壁的具有压应力性质的第四应力结构。
2.根据权利要求1所述的场效应晶体管器件，其中，所述第一栅堆叠还包括位于所述第一导电栅极层上的具有压应力的第一应力层。
3.根据权利要求1所述的场效应晶体管器件，其中，所述第二栅堆叠还包括位于所述第二导电栅极层上的具有拉应力的第二应力层。
4.根据权利要求1至3中任意一项所述的场效应晶体管器件，其中所述第三应力结构还包括位于所述NMOS区域的源极区和漏极区的上方覆盖所述层间介质层和所述第一栅堆叠的部分；并且所述第四应力结构还包括位于所述PMOS区域的源极区和漏极区的上方覆盖所述层间介质层和所述第二栅堆叠的部分。
5.根据权利要求1至3中任意一项所述的场效应晶体管器件，还包括在所述NMOS区域和PMOS区域的源极区和漏极区上方的层间介质层中形成的接触孔。
6.一种N型场效应晶体管器件，所述N型场效应晶体管器件包括 半导体衬底；在所述半导体衬底中形成的源极区和漏极区； 在所述半导体衬底中形成的位于源极区和漏极区之间的沟道区；以及位于所述沟道区上方的栅堆叠，其中，所述栅堆叠包括栅介质层；和在所述栅介质层上的导电栅极层；其特征在于，所述N型场效应晶体管器件还包括 在所述栅堆叠侧壁的具有拉应力性质的应力结构。
7.根据权利要求6所述的N型场效应晶体管器件，其中所述栅堆叠还包括位于所述导电栅极层上的具有压应力的应力层。
8.根据权利要求6至7中任意一项所述的N型场效应晶体管器件，其中所述应力结构还包括覆盖所述层间介质层和所述栅堆叠的部分。
9.根据权利要求6至7中任意一项所述的N型场效应晶体管器件，还包括在所述源极区和漏极区上方的层间介质层中形成的接触孔。
10.一种P型场效应晶体管器件，所述P型场效应晶体管器件包括 半导体衬底；在所述半导体衬底中形成的源极区和漏极区； 在所述半导体衬底中形成的位于源极区和漏极区之间的沟道区；以及位于所述沟道区上方的栅堆叠，其中，所述栅堆叠包括栅介质层；和在所述栅介质层上的导电栅极层；其特征在于，所述P型场效应晶体管器件还包括 在所述栅堆叠侧壁的具有压应力性质的应力结构。
11.根据权利要求10所述的P型场效应晶体管器件，其中所述栅堆叠还包括位于所述导电栅极层上的具有拉应力的应力层。
12.根据权利要求10至11中任意一项所述的P型场效应晶体管器件，其中所述应力结构还包括覆盖所述层间介质层和所述栅堆叠的部分。
13.根据权利要求10至11中任意一项所述的P型场效应晶体管器件，还包括在所述源极区和漏极区上方的层间介质层中形成的接触孔。
专利摘要本实用新型的具有应力结构的场效应晶体管器件包括具有NMOS区域和PMOS区域的半导体衬底；在半导体衬底中形成的属于NMOS区域及PMOS区域的源极区和漏极区；在半导体衬底中的位于NMOS区域的源极区和漏极区之间的第一沟道区，以及PMOS区域的源极区和漏极区之间的第二沟道区；NMOS区域的第一沟道区上方的第一栅堆叠和位于PMOS区域的第二沟道区上方的第二栅堆叠。第一栅堆叠包括第一栅介质层和其上的第一导电栅极层。第二栅堆叠包括第二栅介质层和其上的第二导电栅极层。该器件还包括在第一栅堆叠侧壁的具有拉应力性质的第三应力结构，在第二栅堆叠的侧壁的具有压应力性质的第四应力结构。该场效应晶体管器件能够提高NMOS器件的拉应力和PMOS器件的压应力，从而提高器件性能。
文档编号H01L29/06GK202003995SQ20112003418
公开日2011年10月5日 申请日期2011年1月31日 优先权日2011年1月31日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所