通过利用衬底图案化的无掩膜工艺的位错和应力管理以及设备制造方法

专利名称：通过利用衬底图案化的无掩膜工艺的位错和应力管理以及设备制造方法
技术领域：
本发明涉及通过使用被图案化的衬底来消除晶格失配和热失配层的外延生长中的穿透位错、层破裂和晶片弯曲的结构和方法。由于材料的选择和层的厚度几乎是没有限制的，因此本发明还可以应用于需要厚外延层以便正确起作用的设备的制造，例如多结太阳能电池、发光二极管、半导体激光器、辐射成像检测器和热电设备。本发明对于需要较小厚度的失配外延层的微电子、光电子和光子电路的制造也是可行的。
背景技术：
通过把新的光和电功能性引入到CMOS平台来扩充摩尔定律的尝试、高效固态发光的实现、聚光光伏电池的制造、成像检测器的制造(尤其是对于高能量电磁和粒子辐射)、以及热电设备的制造都需要(以ー种形式或者另ー种形式)在彼此之上集成具有不同晶格參数的晶体材料。这基本上可以按两种不同的途径发生通过晶片键合或者通过“异质外延生长”。本申请属于组合材料的第二种方法，尤其涉及其晶格參数相差多于百分之零点几并且热膨胀系数可能有很大不同的材料。与晶格失配有关的问题当两种失配的材料在彼此上面外延生长时，其晶格參数的不同(错配)导致机械应力，当超过某个限制时，所述应カ通过弹性弛豫或者塑性弛豫被释放。在正常情况下，当在单晶衬底上进行具有足够大错配的淀积时，应カ弛豫会通过表面起皱的方式弾性地发生，例如以岛的形式。然而，弾性弛豫不能在平坦的膜上进行。相反，对于较低的错配，外延膜可能保持平坦，同时，一旦超过了某个临界膜厚度，应カ就通过所谓的错配位错被塑性地释放。最終，不管错配的程度有多大，总会发生由界面错配位错造成的塑性弛豫。每当具有相当大的错配位错密度的界面被并入设备(例如晶体管)的活动区域中时，其性能会有很大程度的降级。因此，包含错配位错的界面通常需要在空间上与设备的活动区域隔开。但不幸的是，使具有错配位错的界面与设备的活动区域保持一定距离常常并不能保证其正确的性能。事实上，位错很少会以错配位错的形式只位于两种材料之间的界面处。相反，错配位错常常伴随有延伸到生长膜的表面的穿透臂。而且，如果这些穿透位错穿过异质外延生长层堆叠的活动区域，那么它们会对设备的功能非常有害。因此，穿透位错的密度应当总体上保持尽可能的低。与热膨胀失配有关的问题由于晶格错配造成的位错问题不是在彼此之上外延生长不同材料时所要克服的唯一障碍。在许多情况下，热膨胀系数的失配同样严重，尤其是当需要具有相对大厚度的层时，例如在像用于一般照明目的的高亮度发光二极管、多结太阳能电池、辐射检测器、热电发电机等等的设备中。在外延生长之后冷却到室温时，热膨胀系数的失配可能导致晶片弯曲，从而严重妨碍后续处理步骤，例如光刻和图案化，或者进一步的外延生长。外延层和衬底的不同热膨胀甚至可能就在外延生长之后或者在任何后续温度循环期间造成前者破裂，例如，在聚光光伏电池的工作期间，温度循环是必然要发生的(见例如V. K. Yang等人在Journal ofApplied Physics 93,3859 (2003)所写的文章，其全部公开内容在此通过引用而并入)。过去，已经以各种途径解决了晶片弯曲的问题。一种方法包括引入具有减小的结晶度的中间层作为应力弛豫层(见例如Masahiro Sakai等人的美国专利申请US2008/0308909，该申请的全部公开内容在此通过弓丨用而并入)。另一种方法涉及衬底被某种材料背面涂覆，当晶片冷却时，这种材料施加相反的应力(见例如Tetsuzo Ueda的美国专利申请US2003/0033974，该申请的全部公开内容在此通过引用而并入)。但不幸的是，减小 晶片弯曲甚至可能增加覆层破裂的趋势，因为晶片弯曲与部分弹性应力释放相关联。用于减小晶片弯曲的一种可选途径已经在例如Kazuhide Abe的美国专利申请US2008/0233716中进行了描述，该申请的全部公开内容在此通过引用而并入。其中，与半导体晶片上发生弯曲的方向垂直地在碳化硅膜中形成深槽，由此减小所述弯曲。在一种相关的方法中，设计出了一种机械应力吸收系统，其中在支撑衬底中形成大约10 μ m深和I μ m宽的槽，成核层通过晶片键合技术从转移衬底被转移到所述支撑衬底上(见例如Letertre等人的美国专利申请US2006/0216849，该申请的全部公开内容在此通过引用而并入)。为了在生长到成核层上的厚外延层中的温度入侵期间有效地缓轻应力，在所述成核层下面需要附加的应力吸收缓冲层，这类似于在Masahiro Sakai等人的美国专利申请US2008/0308909中所描述的中间层，该申请的全部公开内容在此通过引用而并入。取决于缓冲层的性质，推想应力是通过缺陷生成、局部材料移位或蠕变来吸收的。在具有大横向尺寸的厚外延层的情况下，即，基本上跨整个晶片延伸的情况下，当要消除层破裂和晶片弯曲时，这些应力缓和机制需要非常有效。因此，材料移位或者蠕变将必须以肉眼可见的距离上发生，这在实践当中是不太可能发生的。这同样适用于其中假设外延SiGe/Si (001)层中的错配应力的弛豫是通过滑移工艺发生的，由此SiGe外延层保持立方晶格的相关方法。在这里，薄的SOI衬底代替大块的硅衬底被使用(见例如Ek等人的美国专利US5，759，898，该专利的全部公开内容在此通过引用而并入)。尽管在充分升高的温度有比较低的粘度，然而，这种滑移工艺看起来更不可能以肉眼可见的规模发生。尽管晶片弯曲和层破裂是一般在厚度超过Iym的层出现的严重实践问题，然而与塑性张力弛豫密切相关的穿透位错通常对于大约百分之几或更多的显著晶格错配在较小的层厚度就已经存在了。已经存在许多尝试来降低毯式膜中的穿透位错密度(TDD)，例如缓冲层的成分递变(见例如Brasen等人的美国专利US5，221，413，该专利的全部公开内容在此通过引用而并入)。可选地，包含高缺陷密度的缓冲层可便于位错成核和湮灭(见例如H. Chen等人在Journal of Applied Physics 79,1167 (1996)上所写的文章,其全部公开内容在此通过引用而并入)。
还有其它方法涉及层的各部分在不同衬底温度的外延生长，一个例子是Ge基层在低衬底温度被淀积，然后是第二 Ge层在较高温度被淀积(见例如Hernandez等人的美国专利US6，537，370，该专利的全部公开内容在此通过引用而并入)。这种方法背后的思想是在生长的早期阶段通过Stranski-Krastanow机制来抑制或者至少减少岛的形成，因为融合岛和粗糙表面导致较大的TDD。此外，示出了生长后的热退火，来增强位错滑行和湮灭。循环的热退火看起来是特别有效的。在这里，温度在高于脆/韧性转变的第一值(例如，接近外延层的熔点)和低于第一值的第二值之间循环。通过使用这个过程,例如,在Si (001)衬底上外延生长的Ge膜中观察到了 TDD的显著降低(见例如Luan等人的美国专利US6，635，110，该专利的全部公开内容在此通过引用而并入)。然而，当毯式膜形式的Ge生长到基本上几微米的厚度时，这种方法并不解决晶片弯曲和破裂形成的问题，而且TDD仍然保持非常高，对于I μ m厚的膜，一般大约在 2 · IO7CnT2。利用介电掩膜通过有限区域外延对问题的解决
每当外延层以连续膜的形式生长到特征为显著晶格和热膨胀失配的衬底上时，一旦错配张力开始塑性地弛豫，就要面临过多TDD的问题，以及在较大厚度时的晶片弯曲和破裂形成。很早以前就已经意识到，TDD的进一步显著减小只能通过减小外延生长区域来实现，即，通过使外延结构小。这可以通过提供具有介电掩膜的衬底来实现，只暴露先前由光刻和蚀刻定义的开口内的衬底表面。其背后的思想是，利用足够的层厚度，从界面出现的穿透臂将离开外延结构的侧面，而不是到达上表面。这个概念被应用于各种半导体组合，例如Si、Ge、III-V族材料、II-VI族材料(见例如Goodfellow等人的英国专利申请GB2215514)。类似地,这个概念被应用于通过分子束外延(MBE)或化学汽相淀积(CVD)生长到Si (001)上氧化物开口中的GaAs台面，淀积到氧化物掩膜上的任何材料都在化学蚀刻步骤中被除去(见例如F i t z g e r a I d的美国专利US5, 158，907，该专利的全部公开内容在此通过引用而并入)。显示这种也被称为“外延缩颈”的技术不仅对降低通过MBE在Si上生长的GaAs台面中的TDD有效，而且对消除破裂也有效(见例如 Fitzgerald 等人在 Journal of Electronic Materials 20,839 (1991)上所写的文章，其全部公开内容在此通过引用而并入)。除“外延缩颈”之外，造成在非结晶侧壁终止的缺陷的思想还以“纵横比俘获(ART)”的名字变得为人熟知(见例如Bai等人的国际专利申请W02008030574，该申请的全部公开内容在此通过引用而并入)。结合前面提到的循环热退火，还显示限制外延生长区域导致在Si (001)上外延生长的Ge台面中TDD的大幅度降低(见例如Luan等人的美国专利US6, 635，110，该专利的全部公开内容在此通过弓丨用而并入)。然而，即使当与热退火结合时，有限区域的外延本身也不足以完全除去穿透位错，即使在特征尺寸保持非常小的时候。为了理解这一点，有必要考虑位错的本质。在立方晶格半导体中，最常见的位错是所谓的60度位错，其中伯格斯矢量和位错线彼此包围60度的角，而且都位于{111}滑动面内(见例如Blakeslee在Mat. Res. Soc. Symp. Pore. 148,217(1989)上所写的文章，其全部公开内容在此通过引用而并入)。这种位错会在应力的影响之下通过滑动到达外延区域的边缘，或者简单地一旦外延结构足够高就到达与电介质的界面，使得它们的滑动面不再穿过生长阵面。然而，还有所谓的不滑动位错，其位错线与界面垂直。它们不受应力的影响，而且可以只通过与倾斜表面刻面的相互作用而偏离其垂直朝向。事实上显示，位错偏离的机制存在于刻面的GaN岛中，而且会导致TDD的显著降低(见例如Knoke等人在J. Cryst. Growth 310,3351 (2008)上所写的文章,其全部公开内容在此通过引用而并入)。预期表面刻面对于第IV族和对于化合物半导体具有相同的效果(见例如Bai等人的国际专利申请W02008030574，该申请的全部公开内容在此通过引用而并入)。代替以台面的形式形成有限的外延区域，还证明，通过引入衬底凹陷形式的位错吸收器，具有低TDD的失配材料的大面积异质外延应当是有可能的。这提供了基本上平面表面的附加优点(见例如Bean等人的欧洲专利申请EP0505093，该申请的全部公开内容在此通过引用而并入)。TDD降低技术的进一 步扩展涉及结合通过介电掩膜的所述图案化和选择性外延，跟随外延横向过度生长(EL0)。对于Si (001)上Ge的例子，证明，通过继续该工艺直到聚结，有望获得基本上无缺陷的毪式膜(见例如Langdo等人在Applied Physics Letters 76,3700 (2000)上所写的文章，其全部公开内容在此通过引用而并入)。然而，很显然，一旦进一步增加层的厚度，晶片弯曲和层破裂的问题就将开始出现。此外，要使外延缩颈有效，掩膜开口的高度和宽度之间的纵横比应当至少大约等于一。因此，对于厚度小于大约Iym的膜，需要使用亚微型光刻来定义掩膜开口的尺寸。当弹性弛豫对错配张力的弛豫起显著作用时，甚至需要更小的开口尺寸(见例如Lochtefeld等人的美国专利申请US2008001169，该申请的全部公开内容在此通过引用而并入)。所有取决于介电窗口中的外延生长的方法都还受到窗口侧壁高度的限制，因为掩膜不能被制成任意厚。这也限制了可能发生位错俘获的区域的高度。还有一种备选方法涉及使用被介电掩膜包围的晶体衬底材料的突起上的选择性外延生长，而不是生长到在这种掩膜中形成的凹陷中。在这种方法中，Si纳米线的缓冲层在Si衬底上形成，所述纳米线与衬底表面垂直直立而且被它们从中突出的介电材料包围。化合物半导体被有选择地淀积到纳米线的尖端，之后是EL0，直到形成连续的化合物半导体层(见例如Li等人的美国专利申请US2008149941，该申请的全部公开内容在此通过引用而并入)。尽管这种方法对于降低化合物半导体层中的TDD可能也是有效的，然而，当化合物半导体层跨整个晶片延伸时，它不能消除与热失配相关联的问题。如前面所描述的，在从生长温度冷却期间，化合物半导体层将必须跨衬底滑动肉眼可见的距离。这在实践当中是不可能发生的，因为介电层既不能任意软，Si纳米线也不能经受冷却期间出现的剪切力。以上所述的技术，即，允许“外延缩颈”或ART的衬底图案化，已经用于由晶格失配材料制成的电子设备和光电设备的制造(见例如Li等人的美国专利申请US2009039361，该申请的全部公开内容在此通过引用而并入)。用Si晶片代替Ge晶片作为用于多结太阳能电池的衬底的可能性已经被看作是ART的另一种重要应用。除非电池在衬底的两侧都生长，否则这种应用暗示了相对厚的层堆叠的外延生长。在前一种方法(两侧生长)中，以三结电池为例，具有大约I. IeV中间带隙的子单元由Si衬底制成，而具有最大带隙的子单元一般是通过应用于顶表面的ART工艺由InGaP制成的，而具有最小带隙的子单元是通过应用于衬底底表面的另一个ART工艺制成的(见例如Fiorenza等人的美国专利申请US2009065047，该申请的全部公开内容在此通过引用而并入)。因为相对薄的外延层，在Si晶片的双侧都制造子单元的方法最小化热层破裂的问题。一般用在ART中的300-500nm的窄沟槽可以另外地允许某种弹性弛豫以及SiO2掩膜的稍微兼容的性质。然而，鉴于太阳能电池工作期间频繁的热循环，具有包括横向变化热属性的结构仍然是不利的。而且，所述概念需要使用湿层，除了位错俘获区域之外，该湿层还吸收一些太阳辐射，由此降低了电池效率。当多结太阳能电池利用ART和ELO工艺在Si衬底的相同侧生长时，关于热失配的问题看起来变得更加显著。已经建议用其中所有子单元都完全由III-V族材料制成的三结来代替特征在于底部子单元由Ge制成的传统三结电池(见例如Fiorenza等人的国际专利申请W02010033813，该申请的全部公开内容在此通过引用而并入)。尽管Ge不再充当这种类型电池中的活性材料，不过仍然建议在生长活性III-V层堆叠之前通过ART+EL0工艺形成第一聚结Ge层。然而，聚结伴随有来自相邻窗口的生长阵面相遇的区域中的大TDD的生成。到目前为止，在通过ART+EL0的连续层形成中所遇到的这个严重问题还没有得到解决(见例如Fiorenza等人在ECS Transactions 33,963 (2010)上所写的文章,其全部公开内容在此通过引用而并入)。此外，聚结的Ge层和活性III-V层一起一定至少5 μ m厚，使得 晶片弯曲和层破裂在进一步的设备处理和太阳能电池工作期间必然预期变成严重的障碍。在无掩膜图案化表面上的生长导致连续层的方法在一类备选的图案化过程中，在外延生长开始之前从衬底晶片除去介电掩膜材料，或者，完全没有任何掩膜来执行图案化。对于Si衬底，通过使用被称为阳极电镀的电化学工艺，这是有可能的，其中通过阳极电镀将形成多孔Si。这种多孔Si衬底已经被用在III族氮化物层的制造中，在化合物半导体层形成之前，Ge层被淀积到多孔Si衬底上(见例如Borghs等人的美国专利申请US2005199883，该申请的全部公开内容在此通过引用而并入)。相信Ge夹层会降低由于Si衬底和III族氮化物材料的热膨胀系数不同所造成的热应力。另一方面，多孔Si层应当容纳Si衬底和氮化物层的大晶格失配。结果，在氮化物膜中应当存在更少的位错，而且层破裂和衬底弯曲应当被避免。尽管这些论据在小规模上是有效的，然而它们关于晶片规模在很大程度上必然会失败，因为连续的III族氮化物层在从生长温度冷却期间必须跨衬底滑动肉眼可见的距离。可选地，外延层可以首先在平坦的衬底上生长。其后，以在剩余条纹之间把衬底的部分除去的方式把条纹蚀刻到层中。在接下来的选择性生长工艺中，材料从剩余的条纹横向生长，在被蚀刻的衬底区域上方形成悬浮的膜。被称为“悬空外延”的这种工艺首先被应用于SiC衬底上的外延GaN层(见例如T. Zheleva等人在Journal of ElectronicMaterials 28，L5 (1999)上所写的文章，其全部公开内容在此通过引用而并入)。尽管TDD可以通过悬空外延工艺被大幅度降低，然而，由于与所有其它其中连续层最终在热失配衬底上形成的方法相同的原因，与热膨胀失配相关联的问题仍然存在。在另一种方法中，以例如形成亚微粒尺寸且具有高于O. 5纵横比的弱立柱的方式对衬底图案化。然后在所述立柱的顶部通过悬空外延方法来生长连续的GaN层(见例如Linthicum等人的美国专利US6, 380, 108,该专利的全部公开内容在此通过引用而并入)。弱立柱被配置成由于衬底和GaN层之间的热膨胀系数失配而破裂。一旦从生长温度冷却，至少一些弱立柱应当破裂，由此释放GaN层中的应力。这里的问题同样是，为了在晶片规模上有效，大多数立柱将必须破裂，从而导致层与衬底分离。尽管这在有些应用中事实上是期望的，但出于与以上所解释同样的原因，避免层分离但在晶片规模上释放应力是难以置信的。涉及纳米棒的方法如上面所解释的，不管制造过程的细节，通过现有技术很难从根本上降低TDD，以及在连续层的情况下消除层破裂和晶片弯曲，除非整个层厚度保持相当低。因此，一旦放松有限膜厚度的约束，解决所有这些问题的唯一选项看起来就是完全避免层聚结。除了对层破裂、晶片弯曲和位错减少的实际问题提供解决方案，不连续膜的使用还有其它优点。一个这样的优点是在III族氮化物LED的活性层中采用更大的In含量，不恶化内部量子效率，而且同时获得更高的光提取效率，就像对于并入GaN纳米棒的InGaN量子阱活动区域所示出的(见例如Kim等人的美国专利申请US2007077670，该申请的全部公开内容在此通过引用而并入)。在后一个例子中，GaN缓冲层首先在平面的蓝宝石晶片上通过本领域技术人员已知的MOCVD工艺生长。随后，纳米棒通过使用低衬底温度形成，相比横向生长，所述低衬底 温度更有利于纵向生长。代替让纳米棒自发地成核，纳米LED的精确位置控制是通过在氮化物半导体生长之前图案化衬底来获得的。这已经在例如Si (111)衬底上得到了证明，其中Si衬底以亚微粒尺寸支柱阵列的形式被图案化并且高度为大约5 μ m。在这种现有技术中，在无掩膜衬底上形成的外延结构的高度相对小(小于2微米)，而且MOCVD淀积在Si支柱之间同等地发生(见例如 Fiindling 等人在 Physica Status Solidi A206,1194 (2009)上所写的，其全部公开内容在此通过引用而并入)。对于AlGaN/InGaN材料系统，就纳米线生长所需的程度而言，富氮生长条件和等离子辅助的MBE对于相对于横向生长速率来说更利于纵向生长是必需的(见例如Stoica等人在small 4,751(2008)上所写的文章，其全部公开内容在此通过引用而并入)。然而，对于许多设备，期望获得高于I微米的结构高度。有些设备甚至需要更大的高度(或者层厚度)，例如多结太阳能电池，尤其是例如用Ge形成底部子单元的传统类型的三结太阳能电池。对于例如X射线检测，甚至必需几十微米的更高结构。已经发现，通过低能量等离子增强的汽相外延(LEPEVPE)，在AlGaN/InGaN材
料系统中实现柱形生长的一种有吸引力的途径是有可能的(见例如\on Kiinel的W02006097804，该申请的全部公开内容在此通过引用而并入)。本发明的一个目的是提供晶格匹配和晶格失配的半导体层能够在无掩膜工艺中在预先被图案化的衬底上外延生长的手段。本发明的另一个目的是提供半导体层能够在无掩膜工艺中在具有不同热膨胀系数的预先被图案化衬底上外延生长的手段。本发明的另一个目的是提供具有低穿透位错密度的晶格失配半导体层能够在无掩膜工艺中在预先被图案化的衬底上外延生长的手段。本发明的另一个目的是提供热失配、无破裂的半导体层能够在无掩膜工艺中在预先被图案化的衬底上外延生长的手段。本发明的另一个目的是提供热失配的半导体层能够在无掩膜工艺中在预先被图案化的衬底上外延生长而不会造成衬底弯曲的手段。本发明的另一个目的是提供晶格与热失配的半导体层的生长被约束到预先被图案化的衬底的升高区域的手段。本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的半导体发光二极管结构的手段。本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的微电子电路的手段。本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的半导体激光器结构的手段。本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的成像检测器(例如红外线和X射线像素检测器)的手段。 本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的热电设备的手段。本发明的另一个目的是提供用于制造在无掩膜工艺中单片集成到热和晶格失配的、预先被图案化的衬底上的多结太阳能电池的手段。本发明的另一个目的是提供用于在无掩膜工艺中把需要晶格和/或热失配的半导体层的设备单片集成到预先被图案化的、CMOS处理后的衬底上的手段。本发明的另一个目的是提供用于在后端CMOS工艺中单片集成需要晶格和/或热失配的半导体层的设备的手段。

发明内容
本发明提供了用于在无掩膜工艺中在被图案化衬底上制造晶格匹配、晶格失配和热失配的材料的活性层堆叠的手段。衬底是以升高区域的形式被图案化的，所述区域被窄的通道隔开，所述通道的深度可以超过所述升高区域的最小维度。弹性应力弛豫与通过湮灭对穿透位错的消除、朝所述升高区域边缘的滑行、生长期间滑动面上的线延伸或者由表面刻面引起的位错线偏转的结合最小化了穿透位错密度。通过避免材料生长到升高的衬底区域上造成融合，层破裂被阻止，并且晶片弯曲被最小化。本发明可被应用于晶格失配的衬底上的单片集成的光子、光电、微电子和热电器件的制造。


图1(a)至图1(b)是被图案化晶片的顶视图和横截面视图的示意图。图2是示意性的工艺流。图3(a)至图3(c)是在没有和有表面刻面的外延生长之后以及在更新的表面整平之后，被图案化晶片的示意性横截面图。图4是具有图案组的被图案化晶片的示意性横截面图。图5是在外延区域融合之后在被图案化晶片上生长的一层的示意性横截面图。图6是具有氧化的底部和侧壁的被图案化晶片的示意性横截面图。图7(a)至图7(e)是具有图案变化的被图案化晶片的不意性顶视图和横截面视图。图8 (a)至图8(c)是被图案化的Si晶片在透视图(a)和平面图(b)、(C)中的SEM图像。
图9(a)至图9(b)是通过LEPECVD在被图案化的Si衬底上生长的不同外延结构的SEM图像的透视图。图9 (C)是通过MBE在被图案化的Si衬底上生长的外延结构的顶视图。
图9 (d)是通过选择性CVD在被图案化的Si衬底上生长的外延结构的SEM图像的透视图。图9 (e)是利用相应模拟在被图案化的Si衬底上生长的外延结构的横截面视图。图10(a)至图10(b)是通过被图案化的Si衬底上的8 μ m厚Ge外延层的横截面的暗场STEM图像。图10(c)是在缺陷蚀刻之后，Ge外延层的被图案化区域和未被图案化区域之间的边界的平面图。图11(a)是被图案化的Si衬底上的8 μ m厚Ge外延层的亮场横截面TEM图像，所述外延层包括单独的支柱。图11 (b)是被图案化的Si衬底上的8 μ m厚Ge外延层的亮场横截面TEM图像，所述外延层包括具有被熔化的支柱的区域。图12(a)是在被图案化的Si衬底上生长的Ge层的透视图SEM图像，示出了融合的Ge支柱的区域。图12(b)是在被图案化的Si衬底上生长的Ge层的平面图SEM图像，示出了融合的Ge支柱的区域。图13(a)是高支柱的透视图中的SEM图像。图13(b)是高背脊的透视图中的SEM图像。图13(c)是图13(a)中所示高支柱的平面图中的SEM图像。图14 (a)是被图案化和未被图案化的Si衬底上的30 μ m厚Ge外延层的SEM横截面图像。图14(b)是图14(a)的Ge外延层在Si (004)和Ge (004)反射周围的相应X射线倒晶格空间图。图14(c)是图14(a)的Ge外延层和Ge晶片的对称(004)反射的强度曲线。图14(d)是图14(a)的Ge外延层的Ge (004)反射周围的X射线倒晶格空间图的放大视图。图15(a)至图15(b)是在被图案化Si的衬底上生长的成分递变SiGe层的Nomarski干扰对比图像。图16是设备制造的示意性工艺序列。图17是通过晶片翻转和键合的设备制造的示意性工艺。图18是通过晶片键合的设备制造的示意性工艺。
具体实施例方式如上所述，本发明涉及单片集成，尤其是晶格失配和/或热失配的半导体层在外延生长工艺中的单片集成，而且涉及由单片集成的半导体结构制成的设备。特别地，本发明涉及具有不同晶格参数和热膨胀系数的层/衬底组合。尽管本发明主要涉及电子、光电和光子功能性在硅(Si )衬底或绝缘体上硅(SOI)衬底上的单片集成，然而它也适用于在其它衬底材料上制造的功能性层和设备的集成，所述其它衬底材料例如是锗(Ge)、绝缘体上锗(GeOI)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、碲化镉(CdTe)、碳化硅(SiC)、蓝宝石(Al203)、氮化铝(AlN)、氮化镓(GaN)或者任何其它单晶衬底。单片集成到这些衬底中的任何一种上的半导体材料可以是例如IV族材料，像C、Si、Ge、Sn及其组合，或者任何化合物半导体材料。化合物半导体材料可以是III-V族材料，例如像GaN、AIN、InN的氮化物及其合金；或者像AlAs、GaAs、InAs的砷化物及其合金；或者像AlP、GaP、InP的磷化物及其合金；或者像GaSb、InSb的锑化物及其合金。化合物半导体材料还可以是III族磷化物和砷化物的合金。可选地,化合物半导体材料可以是II-VI族材料，例如像ZnS、CdS的硫化物及其合金；或者像ZnSeXdSe的硒化物及其合金；或者像ZnTe, CdTe、HgTe的碲化物及其合金。化合物半导体材料还可以是IV族硫化物、硒化物和碲化物的合金，例如PbS、PbSe和PbTe或者其任意组合。本发明的第一种实施方式在图I (a)和I (b)中示意性地示出。衬底100是以两组垂直的槽或沟槽120的形式被图案化的，之间留下升高的区域110，如图1(a)中所示。升高的区域110可以是例如方形，w指示该方形的维度。宽度为d的槽120蚀刻到深度h。槽 的宽度d可以小于或者大于方形的侧面W。蚀刻深度h优选地约等于或者大于槽的宽度d。在该实施方式的一个优选方面，深度h比槽的宽度d大得多，例如多达10倍大。衬底图案化可以通过本领域专家众所周知的光刻和蚀刻步骤来发生。首先，使用光刻步骤来定义图案。取决于要蚀刻到衬底中的特征的尺寸，可以使用光学光刻、或者全息曝光、或者X射线光刻、或者电子束光刻、或者纳米印刻。然后，暴露的图案可以通过湿化学或干蚀刻步骤转移到衬底。尤其是Si晶片的图案化对于本领域技术人员来说是众所周知的。槽120可以例如通过深反应离子蚀刻(DRIE)被蚀刻到许多微米的深度h (见例如Laermer等人的美国专利US5，501，893中所描述的“Bosch工艺”，该专利的全部公开内容在此通过引用而并入)。取决于所使用的光刻和蚀刻工艺，升高的区域110的尺寸w可以从例如IOOnm的亚微米级到例如10 μ m的许多微米的规模变化。对于有些应用，升高的区域110的尺寸w可被选择成甚至更大,例如多达100 μ m或者甚至500 μ m。槽120的宽度d同样可以从几十纳米到几微米变化，例如2-5 μ m。蚀刻深度h可以从一微米的若干分之一到几微米或者甚至许多微米变化，例如20 μ m。建议保持纵横比h/w约等于I或者甚至大于I,在所述实施方式的一个优选方面甚至比I大得多，例如像10。所述实施方式的另一方面在图1(b)中示出。在这里，升高的衬底区域130可被刻面，而不是平的。垂直槽120可以具有高度Ii1，而刻面可以延伸到高度h2。表面刻面130可以通过本领域专家众所周知的蚀刻和/或淀积技术来形成。对于在生长期间位错朝外延片边缘的偏转，升高的衬底区域130可能是有利的(请参阅图3)。现在参考图2，工艺序列200可以包括步骤图案化衬底210，通过本领域技术人员众所周知的方法非现场地清洁被图案化的衬底，包括例如表面钝化的可选步骤，220，把衬底加载到外延反应器中，230，以及执行可选的现场清洁步骤240。这个清洁步骤240可以包括任何数量的本领域技术人员众所周知的子步骤，例如热退火步骤，设计成除去物理吸附的烃分子和湿气，或者在存在氢气流的情况下的退火，或者UHV中薄表面氧化物的热解吸。然后，根据第一外延步骤250的需要来调整干净衬底的温度，这个步骤可以包括晶格匹配材料(例如衬底材料本身)或者晶格失配或热失配材料的外延生长，然后是可选的退火步骤260。然后，可以根据晶格失配和/或热失配材料的第二外延步骤250的需要来重新调整衬底温度。取决于所使用的外延生长技术和工艺参数，在外延步骤250中，垂直生长速率可被选择成比横向生长速率高。在所述实施方式的一个优选方面，垂直生长速率可被选择成甚至比横向生长速率高得多，例如十倍高或者甚至更多。根据图3(a)，半导体材料的大部分可以具有表面326的隔离片330的形式被淀积在升高的衬底区域110、310的顶部。除非所述沟槽被选择成非常窄，或者已经在前一个外延步骤中变窄了，否则有些材料也可以淀积在沟槽120、320的底部，还有更少的部分可以淀积到沟槽120、320的侧壁350上。换句话说，根据本发明，工艺序列200甚至对于厚的外延层可以导致与现有技术可以预期的非常不同的层结构。代替聚结到连续膜中，在步骤250中生长的层可由在升高区域110上外延生长的隔离片组成。随着生长的前进发展成支柱的隔离外延片330可对位错结构具有深远影响，如从图3(b)可以看到的。在这里，即使在没有任何滑行运动的情况下，位于向分界面平面倾斜的滑动面内的位错370也可以到达侧壁351，因为这种滑动 面在生长期间早晚要全都穿过侧壁。如果隔离外延片330的表面326在生长期间具有倾斜刻面360、361、362，那么垂直的不动位错线380可另外地偏转到位错线381中，通过与倾斜刻面361、362、360相互作用而朝着侧壁351延伸。刻面可以通过在外延生长步骤250中选择工艺条件来获得，使得水平顶部刻面331、332在生长期间收缩，而倾斜刻面361、362扩张。这可能需要例如外延生长步骤250中更低的淀积速率和更高的衬底温度，以便增加表面扩散长度，例如有利于更稳定刻面的生长。一旦获得了外延支柱的足够高度，取决于衬底图案110的宽度W，所有不动的垂直位错线380都已经成功地偏转到延伸到侧壁351的倾斜线381中。如图3 (C)中所示，外延生长步骤250的处理条件在这个时候可被再次改变，例如为了在损害倾斜刻面360的条件下利于水平顶部刻面326再次扩张。因而，所有的穿透位错370、381都可以在倾斜刻面360的尺寸减小到令人满意的程度的时候到达侧壁351，以便于通过基本上水平的顶表面360的进一步处理。因而，通过在刻面和平面支柱生长之间来回交换工艺条件250和260，最终结构的形态可在很广范围内调整，同时迫使所有位错线都在侧壁351终止，在那里它们不会造成任何伤害。生长步骤250之后还可以跟着可选的退火步骤260，于是生长的层的位错结构可以改变，例如通过移动到区域110、351边缘的滑动穿透位错。在选择条件使得层片330保持隔离的同时，例如，为了增加给定半导体材料的厚度，或者为了在彼此顶部形成不同材料的堆叠，步骤250和260可以重复多次。在所述实施方式的另一方面，升高的衬底区域110对于要形成的完整倾斜刻面360来说可能太大。位错380仍然可以通过工艺序列200的外延生长步骤250的适当选择从水平的平坦区域326除去。这种选择可以包括众所周知的成分递变概念(见例如Brasen等人的美国专利US5，221，413，该专利的全部公开内容在此通过引用而并入)。对于浅递变率，在失配衬底的顶部的生长递变层对应于低有效晶格失配的系统，而且不预期形成垂直位错360。另一方面，预期到外延片330的侧壁的位错滑动非常有效地发生，只要升高衬底区域110、310的维度被选择成不大于10 μ m(见例如Hammond等人在Applied Physics Letters71,2517 (1997)上所写的文章，其全部公开内容在此通过引用而并入)。尽管为了便于位错滑动，递变率对于连续递变的层必须保持低，例如10%/ μ m,然而，对于微米尺寸或者甚至更小的结构，这不再是必需的。因而，根据本发明，取决于升高的衬底区域110、310的尺寸，递变率可以增加到多达100%/μ m，或者甚至200%/μ m。因此，即使当隔离的外延片330并入递变层时，该片也可被选择成很薄，其高度312为例如O. 5μπι那样低。成分递变的可选使用可被用于在不容忽视的浓度范围内形成混溶合金的任何材料系统。这种例子可以是SiGe、InGaAs、HgCdTe、PbTeSe、InGaN，以及任何其它适于电子、电光和进一步应用的材料系统。在完成最终的层堆叠之后，衬底可被冷却，并且在步骤270中从外延反应器除去。取决于应用，可以接着进行设备制造步骤280，总的来说又包括本领域技术人员已知的许多子步骤。应当理解，工艺序列200的许多变化都可以应用，包括在步骤280完成之后整个序列的重复，有或者没有附加的图案化步骤210。对于外延生长步骤250，本领域专家已知的任何方法都可以使用，例如分子束外延(MBE)、化学汽相淀积(CVD)、金属-有机化学汽相淀积(MOCVD )、或者磁控溅射外延(见例如 von Kanel等人的国际专利申请W09604677,该申请的全部公开内容在此通过弓I用而并入)、或者低能量等离子增强的化学汽相淀积(LEPECVD)(见例如von KJnel的美国专利US7，115，895，该专利的全部公开内容在此通过引用而并入)、或者低能量等离子增强的汽相外延(LEPEVPEX见例如von KSnel的W02006097804，该申请的全部公开内容在此通过引用而并入)。现在参考图4，示出了第二种实施方式的一个方面，其中蚀刻到衬底400中的沟槽420、430可以具有不相等的宽度屯和七，例如，d2大于屯。这可以通过选择在衬底图案化步骤210中定义的光刻结构的相应特征尺寸来实现。如本领域技术人员众所周知的，沟槽420,430不相等的宽度可能导致反应离子蚀刻或化学蚀刻步骤中不相等的深度Ii1和h2。因此，如在图5中可以看到的，升高的衬底特征410、510可能造成包括融合的结构570的外延区域，其侧壁576在窄沟槽420、520上方，而比较宽的沟槽430、530保持打开。在窄沟槽420、520的底部540，在外延生长步骤250和可选的退火步骤260中会淀积比较宽沟槽430、530底部上更少或者可以忽略的材料。同样，窄沟槽的侧壁550在外延生长步骤250和可选的退火步骤260中可能接收到比较宽沟槽430、530的侧壁560更少或者可以忽略的材料。融合的结构570可以通过在外延生长步骤250和可选的退火步骤260中选择本领域专家众所周知的条件在窄沟槽420、520上方形成，例如减小淀积速率和提高衬底温度，从而造成表面扩散长度的增加，以便减小垂直与横向生长速度之比。外延结构570的尺寸514可以通过选择较宽沟槽430、530之间的间距来任意选择。然而，为了避免在冷却到室温的过程中或者在任何热循环期间的层破裂和晶片弯曲，建议根据淀积物的热膨胀系数和厚度512的失配来选择这个尺寸。在所述实施方式的一个方面，工艺序列200的处理步骤250、260可以利于在窄沟槽420、520上方的融合的结构570中形成空隙590的方式来选择。空隙590的存在可以是融合的结构570中缓解热应力的一种方式或者是降低岛融合期间的位错密度的一种手段。应当理解，在所述实施方式的其它方面，可以选择多于两个的不同沟槽宽度以及多于一个的较宽或窄沟槽之间的间距，以及升高的衬底区域的许多不同形状和尺寸。现在参考图6，示出了具有衬底图案600的第三种实施方式，其中沟槽120、320、420、430、520、530、620 的侧壁 350、550、560、650 和底部 340、540、580、640 用介电层 630 涂覆。在升高的区域110、410、610上，干净的衬底像以前一样暴露。这可以通过本领域专家众所周知的工艺来实现。例如，被图案化的衬底可以用介电层630涂覆。随后，在其被蚀刻的同时例如通过用保护层保护沟槽120、320、420、430、520、530、620的底部340、540、580、640和侧壁350、550、560、650，这个介电层可以从升高的区域110,410,610除去。例如，介电层630可以是在被图案化的Si衬底上形成的热氧化物。层630可以有利地通过选择外延生长步骤250中的选择性外延工艺来使用。因而，通过在生长步骤250中使用选择性外延工艺，可以阻止侧壁350、550、560、650独立于沟槽120、320、420、430、520、530、620的宽度而被覆盖。应当理解，简单的衬底图案600仅仅是可以使用的任意不同衬底图案的一个例子。而且，沟槽120、320、420、430、520、530、620的侧壁和底部被涂覆的衬底图案600可以与其中没有应用介电涂层630的被图案化衬底区域相结合。
现在参考图7a至7d，示出了各种实施方式，呈现出了衬底图案变化的例子。本领域专家应当理解，可以有更多可能的图案，在工艺序列200的步骤250、260执行之后导致无位错和无破裂的外延区域。在图7a中，升高的衬底区域710的形状是矩形的。矩形的长边714可以沿衬底的对称方向定向，例如对于具有曲面法线〈001〉的立方晶格衬底来说沿〈110〉或者〈100〉。<100>朝向可能在工艺序列200的步骤250、260的执行期间利于位错滑行(或者简单地说是生长期间的位错线延伸)到隔离片330的边缘。建议在沟槽720的深度h和矩形升高区域710的短边718之间保持纵横比h/Wl大于1，在所述实施方式的优选方面中比I大得多，例如像10。这可以增强在工艺序列200的步骤250、260的执行期间沿短边718方向的错配应力弛豫的弹性贡献。现在参考图7b，示出了一种衬底图案，其中升高的区域710、730、740具有不同的尺寸和形状。沟槽720、722、724、726的宽度可被选择成使得在工艺序列200的步骤250、260执行之后，在升高的区域710、730、740上形成的外延层不形成连续的膜。现在参考图7c，可以看到升高的衬底区域750不需要具有方形的形状。作为例子，区域750示为形状是圆形的。更多的形状是可能的，只要沟槽720被设计成使得在工艺序列200的步骤250、260执行之后，在升高的区域750上形成的外延层不形成连续的膜。现在参考图7d，示出了一种实施方式，其中升高的衬底区域710、730、740、750、760被隔开很远，以防止在其间淀积的层破裂。因此，围绕衬底区域710、730、740、750、760的沟槽780外面的区域可以用介电层790来涂覆。同样，沟槽780的底部和侧壁可以用介电层来涂覆。例如，介电涂层790可以是在被图案化的Si衬底上形成的热氧化物。如果在工艺序列200的步骤250中使用选择性外延工艺，那么可以防止半导体材料在介电区域790上生长。现在参考图7e，可以看到，衬底图案化不需要产生沟槽120、320、420、430、520、530、620、720、722、724、726、780的直的侧壁。实际上，出于几个原因，蚀刻不足的沟槽的形成可能是非常有利的。首先，与由垂直侧壁定义的等尺寸区域710相比，蚀刻不足减小了升高的区域710下面的衬底立柱的宽度。因此，衬底的弹性弛豫可以增强，因而错配位错的密度有了某种程度的降低。第二，对于充分的蚀刻不足，即使当沟槽没有被选择成非常窄的时候，以及甚至在外延生长步骤250期间缺少介电层630和缺少选择性区域外延的时候，侧壁覆盖率也可以大大减小或者甚至完全消除。这对于其中升高的衬底特征110、310、410、510、610、710、730、740、750、760的电气属性在工艺序列200的步骤250、260的执行期间被侧壁
上的材料淀积改变的所有应用可能都是有利的。应当理解，图7a至7e仅仅是根据本发明的衬底图案的例子。衬底图案可以是这些图案的组合，或者不同形状和对称性的任何图案，例如面心方形或者六边形对称，只要它们包含被适于隔离片在顶部外延生长的沟槽隔开的升高区域110、310、410、510、610、710、730、740、750、760。例子衬底图案化
现在参考图8 (a)-8 (C)，可以在透视图(a)和平面图(b)-(c)中看到被图案化的衬底的扫描电子显微镜(SEM)图像800。在这里，衬底是Si (001)晶片，该晶片通过标准的光刻和Bosch工艺被图案化，导致Si支柱810的侧壁上的波纹。在图8(a)中，支柱810大约1.8μπι宽，而沟槽812的宽度是大约2. 2μπι。图8 (b)的平面图SEM图像示出了两种不同类型的沟槽，对于窄沟槽830是大约I. 7μπι的宽度，而对于较宽的沟槽840是大约2. 9μπι，而支柱820是大约I. 3 μ m宽。较宽的沟槽840是大约8 μ m深，而窄沟槽830稍微浅一些。图8 (c)示出了由不同尺寸和距离的升高衬底区域850、860、870和880组成的图案的其它例子，A1、B1、C1和D2。已经检查了更多的衬底图案，其中升高的特征的尺寸从亚微米至几十微米，而且沟槽宽度也在相似范围内变化。被图案化的衬底上的外延(I)隔离的特征岛与背脊的例子现在参考图9 (a)-9(e)，示出了被图案化的Si (001)衬底900的SEM图像，在该衬底上通过使用工艺序列200的步骤250和260生长了各种外延层。图9 (a)是生长到大约8μπι高度的纯Si、Sia6Gea4合金和纯Ge支柱915的透视图。如Ge/Si异质外延领域的研究人员众所周知的，纯Si和Ge之间的晶格失配在室温是大约4. 2%。热膨胀系数的失配甚至更大，在室温为大约125%。因此，除特征在于高密度TDD之外，超过几微米厚度的连续Ge层必定破裂，并引起显著的层弯曲。然而，图9(a)的图像显示，当处理条件250和沟槽812、830、840的宽度被选择成例如相对于横向生长更利于纵向生长时，生长到Si支柱上的相邻的Si、SiGe和Ge区域915不接触。相反，处理条件250是通过考虑Si、SiGe和Ge在给定衬底温度和淀积速率的不同表面扩散长度来选择的。以这种方式，相邻支柱915之间的间距910对于所有这三种材料几乎都是相同的。根据该图，在这个例子中，Si支柱有一点蚀刻不足。因此，除了在Si沟槽的底部912的一些淀积，还可以看到少量的侧壁淀积920，大部分出现在生长开始的时候。图9(b)是通过沿衬底的〈1-10〉方向定向的Ge背脊960的劈开横截面的透视SEM视图。工艺步骤250的条件再次以相邻背脊960保持被窄沟槽968隔开的方式进行选择。除了在Si沟槽底部966的一些淀积，同样可以看到少量的侧壁淀积962，大部分出现在生长开始的时候。应当指出，Ge背脊的水平顶部刻面970是(001)刻面，而倾斜刻面980是{113}刻面。根据闻分辨率X射线衍射测量(还参阅图14),在图9 (a)和9 (b)中不出的支柱和背脊是完全弛豫的。例如，因此，纯Ge结构可被用作GaAs生长的模板。图9 (C)示出了一个例子，其中GaAs已经生长到Ge背脊上，类似于图9(b)中所示的。类似于Ge本身，GaAs背脊被刻面，具有在顶部的(OOl)刻面990和倾斜刻面991。应当指出，在所示出的例子中，表面扩散长度没有被优化，使得沟槽992几乎闭合。图9(d)示出了被图案化的Si (001)衬底的一个例子，其中侧壁650、810、830、840已经在选择性Ge生长之前被氧化。因此，Ge淀积994只在Si支柱的顶部发生，而没有材料聚结到沟槽的侧壁996和底部998上。最后，图9(e)不出了一种模拟和通过Ge背脊960的横截面的相应SEM图像。在这种情况下，Si背脊964和沟槽965是大约2 μ m宽和8 μ m高。根据所述模拟，图9 (a)、(b)和(e)中可见的自对准垂直生长是相当普通的而且来自两个主要因素的组合。第一个因素是动力因素，关于沿外延结构915、960的表面的短扩散长度(大约100-200纳米，在任何情况下都小于典型的刻面尺寸)，从而防止淀积的材料从一个刻面转移到另一个刻面，至少在用于结晶结合的原型时间内是这样。在这种框架中，以由进入的助熔剂和结晶结合的 速度确定的速率，刻面几乎独立地生长。第二个因素是关于特殊类型图案化的因素，即，进入的助熔剂被升高的衬底区域相互几何屏蔽，由此，相对于可用于顶部刻面914、970、980、990的反应物供给，给支柱915的侧壁和背脊960以及给沟槽的底部912、966的反应物供给被大大减少(从50%降至大约O. W。如本领域专家众所周知的，支柱915和背脊960的侧壁当彼此靠近时，接收逐渐减少的助熔剂，最终停止横向生长，而是几乎专在垂直方向上延伸。根据所述模拟，在图9中可以看到的垂直比横向生长的优势需要在工艺序列200的步骤250,260中淀积速率和衬底温度的小心平衡，由此确保表面扩散长度变得足够小。例如，这可以通过使用等离子增强的CVD工艺，例如LEPECVD，中的高淀积速率来实现。图9 (a)、(b)和(e)的实验结果是通过这种工艺获得的，以大约4nm/s的生长速率。可选地，为了保证在相对低的淀积速率有低的扩散长度，在热CVD工艺中，优选地，应当使用在低衬底温度分解的前体。图9(d)中所示的选择性Ge淀积就是以这种方式实现的，锗分解在低于500° C的衬底温度就已经发生。生长是在两步工艺中执行的，其中薄的模板首先以大约4nm/min的非常小的速率在330° C形成，然后是以25nm/min的速率在500° C进行的主淀积。对于化合物半导体的生长，由于表面扩散常量还取决于阴离子和阳离子供给之间的比率，因此附加的自由度开始起作用。图9(c)中所示GaAs的例子是在520° C的衬底温度下通过固态源MBE获得的，其中砷从裂解单元提供，而镓处于通常的基本形式。在这种情况下，淀积速率被选择成非常小，大约为O. lnm/s，而通过选择大约I :20的低III/V比率可以使表面扩散长度保持很小。因此，实验和模拟都显示，通过对工艺序列200的步骤250、260的小心选择，升高的衬底区域110、310、410、510、610、710、730、740、750、760顶部的隔离外延结构的生长可
以通过许多不同的淀积工艺来实现。现在参考图10(a)至10(c)，可以看到对生长到被图案化的Si (001)衬底上的Ge的缺陷分析的结果1000。图10(a)和(b)是在通过特征在于不同刻面结构的Ge支柱的横截面上获得的暗场扫描发送电子显微镜(STEM)图像。图10(a)中的顶部刻面1016是与Si支柱1010的表面1011平行的(001)刻面。工艺序列200的步骤250的条件再次被选择成例如确保各个Ge支柱之间的有限间隙1018。由于升高的衬底特征1010的垂直侧壁和非选择性生长的使用，在Si沟槽的侧壁1012和底部1014上发生了有限的覆盖。图10(a)显示，穿透位错1020大部分都被限定到侧壁1012上的淀积物和Si支柱1010的顶部1011的附近。事实上，大部分TDD都在与Ge/Si (OOl)界面大约I微米的距离内移动到Ge岛的边缘。然而，可以看到跑到Ge支柱顶部的一个直的位错1024。这个位错没被偏转，因为它相对于表面刻面1016形成直角。还没有看到延伸到具有图10(b)中所示倾斜刻面1040的Ge支柱顶部的位错。然而，如本领域专家众所周知的，横截面TEM分析不适于位错密度的量化分析。因此，在被图案化的衬底表面上生长的失配层的TEM研究通过缺陷蚀刻和蚀刻凹陷计数来补充。图10(c)示出了被图案化的衬底区域和平坦的衬底区域1070之间的边界的SEM图像，其中Ge层已经以类似于图10(b)的方式在所述区域1070上外延生长，即，对于导致完全刻面的支柱生长的条件。该SEM图像是在标准的缺陷蚀刻过程之后拍摄的。所述图像专门揭示了未被图案化的衬底区域中的蚀刻凹陷1080，但在支柱顶部的倾斜刻面1050和边界处的1060中没有。因此，我们可以得出结论，如在图3(b)中所绘出的，通过表面刻面的位错偏离机制对于具有足够大纵横比的结构是非常有效的。 (2)融合的Ge支柱现在参考图11(a)至11(b)，可以看到被图案化的Si (001)上的自立的和融合的Ge支柱1100的缺陷结构的比较。图11(a)和(b)是通过自立的Ge支柱(a)和融合的支柱(b)所取的横截面的亮场TEM图像。在图11(a)中，可以看到位错1110，该位错已经在支柱生长期间通过与倾斜刻面相互作用而被偏转。位错1110同样被限定到靠近衬底支柱的顶部的区域。有趣的是，看起来没有另外的位错在支柱融合的时候在Si支柱之间的间隙中形成，就像图11(b)的区域1120所揭示的那样，在所述间隙，Ge生长阵面必定在支柱熔合的工艺中彼此相遇。现在参考图12 (a)至12 (b)，经图像1200示出了支柱融合期间位错的边际生成，从而允许推导其原因。图12(a)是在被图案化的Si (001)衬底上生长到大约8μπι厚度的外延Ge层的透视图的SEM图像。在这种情况下，衬底图案化类似于图8(b)中所显示的例子，包括IOx 10块紧密间隔的支柱820，被较宽的沟槽840隔开。根据图12 (a)，由窄沟槽1220隔开的紧密间隔的支柱块已经融合，而较宽的沟槽1230保持打开。类似结构的平面图SEM图像可以在图12(b)中看到。通过在工艺序列的步骤250和260中调整衬底温度，由此修改表面扩散长度，事实上已经有可能在融合的支柱之间形成开口 1210、1250。因此，除了选定支柱的熔合之外，被适当宽度的沟槽隔开，有可能在明确定义的位置创建表面开口，位错在这些位置可以逸出，就像在隔离支柱的情况下一样。根据这个例子，而且根据以上概述的第二种实施方式，为了相对于水平生长速率降低垂直生长速率，相邻外延区域的尺寸可以通过定义沟槽420、430、830、840的宽度、较宽沟槽430、840的间距以及通过选择工艺序列200的步骤250、260的执行期间的适当条件来进行选择。图12 (b)的融合支柱的方形大约为30 μ m长，而且每个都包括100个熔合的Ge支柱。在窄沟槽1220上方形成的空隙1210也可以帮助释放热应力，就像以上在第二种实施方式中所概述的那样。( 3 )非常厚的结构，没有破裂现在参考图13(a)至13 (C)，示出了 SEM图像1300。从图13(a)的SEM图像，可以看到一个例子，其中生长到以支柱形式被图案化的Si (001)衬底上的Ge岛是大约25 μ m高。工艺序列200的步骤250、260中的条件被选择成例如在相邻的Ge岛之间留下很小的间隙1310，由此避免它们融合。图13(b)的SEM图像示出了生长到背脊1320上的Ge背脊1330的例子，大约为30 μ m高，其中背脊1320被蚀刻到Si (001)衬底中并且沿〈110〉方向定向。当工艺序列200的步骤250、260确保足够短的表面扩散长度以及大的垂直与横向生长速率比时，间隙1310、1340可被调整到非常小的值，例如窄到50nm。图13(a)的Ge岛又是完全没有应力的，如由HRXRD所揭示的。相反，热应力确实在从生长温度冷却期间在图13(b)的平面图SEM图像中可见的被图案化区域1370外面的区域1350中发展。因此，未被图案化的区域1350趋于形成破裂1360，而没有破裂在被图案化的区域1370中形成。此外，看到破裂传播被被图案化的区域1370抑制。由此，根据本发明，通过适当衬底图案100、400、600、700上的生长，有可能结合几乎任意厚度的晶格和热失配半导体结构，只要工艺序列200的步骤250、260被选择成例如防止形成大的相连区域。(4)与理想衬底材料的比较 现在参考图14(a)至14(d)，可以看到关于在被图案化的Si (001)衬底上生长的Ge支柱1410、在未被图案化的Si (001)衬底上生长的连续Ge层1420以及最终的Ge(OOl)晶片1426所获得的X射线数据1400的比较。图14(a)分别示出了 30 μ m高Ge支柱1410和连续的8 μ m厚Ge层1420的SEM图像。在图14(b)中绘出了围绕从Si衬底1402、1402的对称(004)反射以及从Ge支柱1410和层1420的相应(004)反射的X射线倒晶格空间图(RSM)。在图14(d)中示出了 Ge
(004)反射1410、1420的区域中的RSM的放大图像。图14(c)示出了在Ge (004)反射的区域内沿Qz的X射线扫描的比较。曲线1410涉及关于图9(a)的Ge支柱1410获得的测量值，曲线1420涉及关于图9 (a)的连续Ge层1420获得的测量值，以及曲线1426涉及关于整体Ge晶片获得的相应结果。曲线1410显示出尖锐的峰值1426，其位置和半宽与理想Ge晶片1426的那些完全相同，证明Ge支柱1410完全弛豫并具有非常出色的结晶质量。曲线1410在更高的Qz具有第二个最大值1424，这个最大值来自于沟槽1411中存在的拉伸应变的Ge。对于连续层1420，最大值出现在更高的Qz，从其可以推导出大约O. 15%的拉伸应变。就是这个热感应出的拉伸应变导致厚Ge膜情况下的破裂和晶片弯曲。(5)成分递变与被图案化的生长现在参考图15(a)至15(b)，可以经图像1500看到一个例子，其中升高的衬底区域110、310、410、510、610、710、730、740、750、760上的外延生长与成分递变的方法相结合，其中Si1Jex合金以大约10%/μ m的速率从纯Si递变到纯Ge。图15(a)显示出了平坦的Si
(001)衬底区域和尺寸为15χ 15μπι的方形的被图案化的区域之间的边界。在这个尺寸的升高衬底区域上生长的隔离外延结构的特征在于被倾斜刻面1520定界的水平刻面1510。尽管平坦的衬底区域的表面呈现出由位错隆起1530形成的明显交叉影线，然而，在被图案化的部分中可以看到非常少的隆起1530。根据图15(b)，具有9χ 9较小特征尺寸的被图案化的区域在水平刻面1540上完全没有呈现出任何可见的交叉影线。这指示，即使当升高的衬底区域110、310、410、510、610、710、730、740、750、760的尺寸为许多微米时，也存在到外延片330的侧壁的有效位错滑动。不预期在递变的结构中形成不动的位错380，因为有效的错配总是很小。因此，当使用成分递变时，即使当位错偏转在没有倾斜刻面360时不能发生的时候，足够高度的外延片330可以保持无位错。应用如以上所提到的，本发明的直接应用包括在另一种材料的被图案化的衬底上外延生长某种材料的半导体层，其中生长层的材料总体上为衬底增加了价值。例如，这可以通过选择由廉价冶金级硅制成的衬底来发生，在其上生长高纯度、高度理想的Si，例如以图 9(a)中所示的支柱的形式。通过结合前面考虑过的任何衬底/层材料，可以形成昂贵材料的虚拟衬底。在许多情况下，一种很显然的选择将是用某种昂贵半导体，例如GaAs或者InP，涂覆的优选地大尺寸的硅衬底。因而，所有此类应用的产物都可以是虚拟衬底，作为任何类型设备的后续制造的起点。现在参考图16，可以看到用于通用设备1680的制造的示意性工艺序列1600。在步骤1602，衬底1605根据工艺序列200的工艺步骤210被图案化，定义至少一个升高的衬底区域1610，这些区域被沟槽1620彼此隔开并与周围的区域1611隔开。衬底1605可以是例如Si晶片或者SOI晶片，或者SiC晶片，这种晶片可以承受:多个可选的CMOS处理步骤，包括在升高的衬底区域1610下面的植入步骤1615。建议用介电层1614来保护CMOS电路1612。可选地，衬底1605可以是例如Si、SOI、GeOI、SiC、GaAs、InP或者蓝宝石晶片，这些晶片已经可选地在图案化步骤1602之前以任何其它方式进行了预处理。在工艺步骤1604，可以应用工艺序列200的步骤220至270，从而在衬底1605暴露的升高区域1610上形成外延层堆叠1630。在衬底1605是处理过的CMOS晶片的情况下，工艺步骤1604及以下全部步骤都可被选择成满足CMOS后端工艺的需求。工艺序列200的工艺步骤280可以包括几个子步骤。子步骤1606可以包括用填充材料1650填充沟槽1620，所述填充材料可以是例如聚合物或者无机电介质。随后可以执行可选的化学-机械抛光步骤，以便在工艺步骤1608之前产生平面表面。工艺步骤1608可以包括金属化步骤，其中在外延层堆叠1630上形成触点1660。通用设备1680的制造可以包括附加的子步骤，例如像接触可选的植入区域1615。根据被图案化的衬底100、400、600、700的类型以及在工艺序列200的步骤250、
260中形成的外延层堆叠的类型，通用设备1680现在可被应用以构成包括从例如单片集成到CMOS芯片上的晶格失配层堆叠制造的波导、调制器、检测器和发射器的光子电路。通用设备1680还可以构成从例如单片集成到CMOS芯片上的晶格失配层堆叠制造的电子电路。通用设备1680还可以构成例如单片集成到CMOS芯片上的成像检测器阵列，诸如红外成像检测器和X射线像素检测器，其中，例如，每个单个像素1610都可由CMOS电路1612读出。通用设备1680还可以是多结太阳能电池的阵列。通用设备1680可以是从单片集成到单晶衬底晶片上的晶格失配层堆叠制造的光电、微电子和光子设备的任意其它组合。现在参考图17，可以看到用于通用设备1704的备选制造过程1700的示意图。在这里，被图案化的晶片1705要经受工艺序列200的工艺步骤220至270，由此，失配的外延材料堆叠1730可以在升高的衬底区域1710上生长。然后，晶片1705可被翻转并在低温晶片键合工艺中键合到CMOS处理过的晶片1740。晶片1740可以包含接触层堆叠1730的触点焊盘1740。CMOS晶片1740可以包括在表面1744上或者在表面1746上，或者在表面1744和1746两者上制造的CMOS电路。在这种策略的一种变体中，图案化可以不仅应用于晶片1705，而且还应用于晶片1740。在工艺序列200的工艺步骤220至270期间，在晶片1704的升高的衬底区域1710上生长的失配外延材料堆叠1730可以是例如P掺杂的。相反，在晶片1740上生长的相应的失配外延材料堆叠可以是η掺杂的，或者反之亦然。为了把具体的η掺杂和P掺杂区域放到电触点中，在执行翻转和键合处理之前，晶片1705和1740均经受工艺序列200的附加设备处理步骤280，例如众所周知的反应离子蚀刻和金属化步骤。刚描述过的处理序列可以例如应用于集成在CMOS芯片上的热电发电机的制造。在这里，晶片1705上的P掺杂层堆叠1730和晶片1740上的相应η掺杂层堆叠可以形成ρ-η结二极管，其中，P侧可以连 接到热源，而η侧可以连接到热宿，或者反之亦然。例如，夕卜延层堆叠1730可以包括SiGe合金或者适于热电应用的任何其它材料。因为热电设备比例如检测器或发射器或者其它有源设备遭受高TDD的损害较小，所以，在这种应用中，被图案化的衬底800还可以包含例如维度在大约100 μ m或者甚至更大的比较大的结构，只要晶片弯曲和层破裂保持在可以忽略的规模。现在参考图18，可以看到用于通用设备1804的一种备选设备制造工艺1800的示意图。在这里，薄的被图案化的晶片1805经受工艺序列200的工艺步骤220至270。然后，晶片1805可以在低温晶片键合工艺中键合到CMOS晶片1840。CMOS晶片1840可以具有与活性层堆叠1830对准的可选触点区域1835。CMOS晶片1840可以包括在表面1844上或者在表面1846上或者在表面1844和1846两者上制造的CMOS电路。除非另外指出，否则以上提到的专利与文章都以其内容不与本公开内容不一致的程度在此通过引用而并入。本发明的其它特点与执行模式在所附权利要求中描述。另外，应当认为本发明包括在本说明书、所附权利要求和/或附图中所述的每个特征的所有可能组合，这种族和可以被认为是新颖的、有独创性的和可工业应用的。在这里所述本发明实施方式中，许多变化与修改都是可能的。尽管在这里已经示出并描述了本发明的某些说明性实施方式，然而预期对前面公开内容的广泛修改、变化和替代。尽管以上描述包含许多细节，但这些不应当看作是对本发明范围的限制，而是作为其一种或另一种优选实施方式的示例。在某些实例中，可以采用本发明的有些特征，而没有其它特征的对应使用。相应地，应当认识到，以上描述要广义地解释和理解为是仅仅作为说明和例子给出的，本发明的主旨与范围只能由本说明书最后提出的权利要求来限制。附录以下美国专利文档、外国专利文档及附加的出版物都在此通过引用而并入并依据美国专利文档2008/0308909 Al 12/2008Masahiro Sakai 等人2003/0033974 A12/2003Tetsuzo Ueda2008/0233716 A19/2008Kazuhide Abe2006/0216849 A19/2006Letertre 等人2008/0308909 Al 12/2008Masahiro Sakai 等人
5, 759,8986/1998Ek 等人5, 221,4136/1993Brasen 等人6, 537, 3703/2003Hemandez 等人6, 635, 110BI 10/2003Luan 等人5,158,90710/1992Fitzgerald2008/0001169 All/2008Lochtefeld 等人2008/0149941 A16/2008Li 等人2009/0039361 A12/2009Li 等人2009/0065047 A13/2009Fiorenza 等人2005/0199883 A19/2005Borghs 等人
6, 380, 108B14/2002Linthicum 等人2007/0077670 A14/2007Kim 等人7, 115,895B2 10/2006 VOH Kanel5, 501,8933/1996Laermer 等人其它专利文档GB2215514A 9/1989 Goodfellow 等人W02008/030574 Al 3/2008 Bai 等人EP0505093A2 9/1992 Bean 等人2010/033813 A2 3/2010 Fiorenza 等人W09604677Al 2/1996 von KSnel等人W02006097804 A3 9/2006 VOIl Kanel附加的出版物V. K. Yang 等人，“Crack formation in GaAs heteroepitaxial films on Si andSiGe virtual substrates”，Journal of Applied Physics，(2003 年 4 月 I 日)第 7 期第93 卷，3859-3865 页。H. Chen 等人，“ Low-t emperature buffer layer for growth oflow-dislocation-density SiGe layer on Si by molecular-beam epitaxy”，Journal ofApplied Physics, (1996 年 I 月 15 日)第 2 卷，1167-1169 页。E. A. Fitzgerald 等人，“Epitaxial necking in GaAs grown on pre-patternedSi substrates”，Journal of Electronic Materials，( 1991 年)第 10 期第 20 卷，839-853页。Τ· A. Langdo 等人，“High quality Ge on Si by epitaxial necking”，AppliedPhysics Letters，(2000 年 6 月 19 日)第 25 期第 76 卷，3700-3702 页。A. E. Blakeslee, iiThe use of superlattices to block the propagationof dislocations in semiconductors”， Materials Research Society SymposiumProceedings, (1989 年)第 148 卷，217-227 页。I. Y. Knoke 等人，“Reduction of dislocation density in GaN duringlow-pressure solution growth，，，Journal of Crystal Growth, (2008 年)第 310 卷，3351-3357 页。
Τ· S. Zheleva 等人，“Pendeo-epitaxy: A new approach for lateral growth ofgallium nitride films”，Journal of Electronic Materials，( 1999 年)第 4 期第 28 卷，L5—L8 页 DS. Fiindling 等人，“Three-dimensionally structured silicon as a substratefor the MOVPE growth of GaN nanoLEDs”， Physica Status Solidi A， (2009年3 月 25日)第6期第206卷，1194-1198页。J. G. Fiorenza 等人，“Aspect ratio trapping:a unique technology forintegrating Ge and III-Vs with silicon CMOS”，ECS Transactions，(2010 年)第 6 期第 33 卷，963-976 页。T. Stoica 等人，Interface and wetting layer effect on the catalyst-freenucleation and growth of GaN nanowires”，small，(2008 年)第 6 期第 4 卷，751-754 页。R. Hammond 等人，“The elimination of surface cross-hatch fromrelaxed, limited-area Si1^Gex buffer layers”，Applied Physics Letters，( 1997 年)第17 期第 71 卷，2517-2519 页。
权利要求
1.一种结构，包括 a)被图案化的晶体半导体衬底，具有由沟槽(120、320、420、430、620、720)定界的升高的区域(110、130、410、610、710);以及 b)外延半导体材料，以隔离的半导体片(330、570)的形式淀积在所述升高的衬底区域上。
2.如权利要求I所述的结构，包含失配的半导体材料，其中 a)所述被图案化的半导体衬底由第一晶体半导体材料制成；以及 b)所述外延淀积物包括至少一种与所述衬底具有晶格失配或者热失配的第二晶体半导体材料。
3.如权利要求2所述的结构，其中，失配的半导体材料是晶格失配或者热失配的。
4.如权利要求2所述的结构，其中，所述淀积物具有足够的厚度，以允许与晶格失配相关联的缺陷通过其侧壁(351、576)或者通过任何内部开口(590、1210、1250)离开所述片。
5.如权利要求I所述的结构，其中，所述沟槽的深度h至少与其宽度d—样大。
6.如权利要求I所述的结构，其中，所述升高的衬底区域(130)被刻面，以允许在所述外延片中形成的缺陷通过所述片的侧壁离开。
7.如权利要求I所述的结构，其中，所述沟槽的侧壁和底部用介电层覆盖。
8.如权利要求I所述的结构，其中，所述升高的衬底区域具有至少一个在从IOOnm至大约500 μ m的范围内的最小维度W。
9.如权利要求I所述的结构，其中，所述升高的区域包括至少一个区域，该区域的边界沿所述衬底的高对称方向对准。
10.如权利要求I所述的结构,其中,所述沟槽包括至少一个蚀刻不足的沟槽(720)。
11.如权利要求I所述的结构，其中，所述隔离的片在生长期间具有刻面(361、362)，并且其中，所述刻面倾斜到生长方向，以允许把垂直缺陷(380)偏转到倾斜方向(381)，使得所述缺陷可通过所述片的侧壁(351)离开。
12.如权利要求I所述的结构，其中，外延片(330、570)的表面在外延生长期间已经被修改成具有水平表面(326 )。
13.如权利要求I或者2中任何一项所述的结构，其中，隔离的片(330、570)具有小到足以抑制层破裂和晶片弯曲的宽度(314、514)和高度(312、512)。
14.如权利要求2所述的结构，其中，隔离的片(330、570)由包括大约30_300nm范围内的宽度的窄通道(1310、1340)隔开。
15.如权利要求I所述的结构，其中，所述半导体衬底是包括Si、SOI、Ge、GeOI,GaAs,InP、InSb、CdTe、SiC、Al203、AlN 和 GaN 的一组衬底中的一种。
16.如权利要求2所述的结构，其中，所述至少一种第二半导体材料是一组半导体材料中的一种，包括基本的IV族半导体及其合金以及来自III-V族、II-VI族和IV-VI族的化合物半导体及其合金。
17.如权利要求2所述的结构，其中，来自所述至少一种第二半导体材料的外延淀积物包括具有成分递变的层，所述递变的层选自包括IV族、III-V族、II-VI族和IV-VI族半导体的合金的一组合金，而且所述递变的层便于位错朝向所述外延片的侧壁(351、576)滑动。
18.如权利要求2所述的结构，其中，所述外延淀积物包括由多个半导体层制成的活性层堆叠，所述多个层选自包括基本的IV族半导体及其合金以及来自III-V族、II-VI族和IV-VI族的化合物半导体及其合金的一组半导体层。
19.如权利要求18所述的结构，其中，所述活性层堆叠中的至少一层被掺杂。
20.如权利要求1-19中任何一项所述的结构，其中，所述外延层堆叠包括光伏太阳能电池。
21.如权利要求20所述的结构，其中，所述光伏太阳能电池是三结太阳能电池。
22.如权利要求21所述的结构，其中，所述三结太阳能电池的底部单元是Gep_n结太阳能电池。
23.如权利要求17所述的结构，其中，至少一层被掺杂。
24.如权利要求1-17和23中任何一项所述的结构，其中，所述外延淀积物包括光伏太阳能电池。
25.如权利要求24所述的结构，其中，所述光伏电池包括堆叠成多结太阳能电池的至少三个单结太阳能电池。
26.如权利要求2所述的结构，其中，所述半导体衬底经受了CMOS处理。
27.如权利要求1-18和26中任何一项所述的结构，其中，所述层堆叠包括至少一个高移动性晶体管结构。
28.如权利要求1-19和26中任何一项所述的结构，其中，所述层堆叠包括光子结构,包括至少一个发光二极管结构，或者激光二极管结构，或者其中，所述层堆叠包括用于热电设备的结构。
29.如权利要求1-19和26中任何一项所述的结构，其中，所述层堆叠包括红外成像检测器结构，所述红外成像检测器结构包括与所述CMOS处理过的衬底的读出电路进行通信的像素。
30.如权利要求29所述的结构，其中，所述红外检测器由Ge制成。
31.如权利要求29所述的结构，其中，所述红外检测器结构由InGaAs合金制成。
32.如权利要求1-19和26中任何一项所述的结构，其中，所述层堆叠包括X射线成像检测器结构，所述X射线成像检测器结构包括与所述CMOS处理过的衬底的读出电路进行通信的像素。
33.如权利要求32所述的结构，其中，所述X射线检测器结构由Ge制成。
34.一种形成权利要求I所述结构的方法，所述结构具有升高的区域上的隔离的半导体 片(330、570)，所述方法包括步骤 a)形成被图案化的晶体半导体衬底，所述图案包括由沟槽(120、320、420、430、620、720)定界的升高的区域(110、130、410、610、710)； b)执行非现场衬底清洁； c)把衬底加载到外延反应器中； d)可选地执行现场清洁； e)可选地利用相对横向生长来说利于纵向生长的外延生长模式在所述升高的区域上外延淀积至少一个半导体层；以及 f)可选地退火所述至少一个半导体层。
35.如权利要求34所述的方法，其中，所述至少一个半导体层包括与所述衬底具有晶格失配或者热失配的晶体材料。
36.如权利要求35所述的方法，其中，所述层生长到足以允许与所述晶格失配相关联的缺陷通过侧壁(351、576)或者通过任何内部开口(590、1210、1250)离开所述片的厚度。
37.如权利要求34所述的方法，其中，所述沟槽被蚀刻到至少与其宽度w—样大的深度h0
38.如权利要求34所述的方法，其中，所述升高的衬底区域(110、130、410、610、710)的表面通过各向异性蚀刻被刻面。
39.如权利要求34所述的方法，其中，在所述沟槽的侧壁和底部形成介电层。
40.如权利要求34所述的方法，其中，所述升高的衬底区域以从IOOnm至大约500μ m 范围内的最小维度w被图案化。
41.如权利要求34所述的方法，其中，所述升高的区域中的至少一个与所述衬底的高对称方向对准。
42.如权利要求34所述的方法，其中，所述沟槽中的至少一个是蚀刻不足的。
43.如权利要求34所述的方法，其中，外延生长条件在生长期间被调整，由此有利于形成倾斜刻面(361、362)，并由此把垂直缺陷(380)偏转到倾斜方向(381)，使得所述缺陷可以通过所述片的侧壁(351)离开。
44.如权利要求36和43中任何一项所述的方法，其中，在所有缺陷都逸出到所述侧壁之后修改生长条件，由此把所述外延片的表面形态从倾斜变成水平刻面。
45.如权利要求34至44中任何一项所述的方法，其中，隔离的片(330、570)生长到小到足以抑制层破裂和晶片弯曲的宽度(314、514)和高度(312、512)。
46.如权利要求34和35中任何一项所述的方法，其中，形成隔离的片(330、570)包括形成隔开所述片的窄通道(1310、1340)，所述窄通道包括大约30-300nm范围内的宽度。
47.如权利要求34所述的方法，其中所述半导体衬底是选自包括Si、SOI、Ge、GeOI,GaAs> InP、InSb、CdTe、SiC、A1203、AlN 和 GaN 的一组衬底的任意一种。
48.如权利要求34所述的方法，其中，至少一种第二半导体材料是选自一组半导体材料的一种，包括基本的IV族半导体及其合金以及来自III-V族、II-VI族和IV-VI族的化合物半导体及其合金。
49.如权利要求34所述的方法，其中，来自至少一种第二半导体材料的外延淀积物包括具有成分递变的层，所述递变的层选自IV族、III-V族、II-VI族和IV-VI族半导体的合金，而且所述递变的层便于位错朝向所述外延片的侧壁(351、576 )滑动。
50.如权利要求34所述的方法，其中，所述外延淀积物包括由多个半导体层制成的活性层堆叠，包括基本的IV族半导体及其合金以及化合物半导体，其中所述化合物包括选自包括III-V族、II-VI族和IV-VI族的一组成分的至少一种成分及其合金。
51.如权利要求50所述的方法，其中，所述活性层堆叠中的至少一层被掺杂。
52.如权利要求51所述的方法，还包括光伏太阳能电池结构的形成。
53.如权利要求52所述的方法，其中，所述光伏太阳能电池结构包括三结太阳能电池。
54.如权利要求53所述的方法，其中，Gep_n结作为所述三结太阳能电池的底部单元形成。
55.如权利要求49至51中任何一项所述的方法，包括光伏太阳能电池的形成。
56.如权利要求55所述的方法，其中，所述光伏太阳能电池的形成包括至少三个堆叠的单结太阳能电池的形成。
57.如权利要求34所述的方法，其中，所述衬底经受了CMOS处理。
58.如权利要求34至50和57中任何一项所述的方法，包括高移动性电子结构的形成。
59.如权利要求34-51和57中任何一项所述的方法，其中，所述层堆叠的形成包括光子结构的形成，包括至少一个发光二极管结构，或者激光二极管结构，或者其中，所述层堆叠的形成包括形成用于热电设备的结构。
60.如权利要求34-51和57中任何一项所述的方法，其中，所述层堆叠的形成包括红外成像检测器结构的形成，所述红外成像检测器结构包括与所述CMOS处理过的衬底的读出电路进行通信的像素。
61.如权利要求60所述的方法，其中，所述红外成像检测器结构由Ge层形成。
62.如权利要求60所述的方法，其中，所述红外成像检测器结构由InGaAs合金层形成。
63.如权利要求34-51和57中任何一项所述的方法，其中，所述层堆叠的形成包括X射线成像检测器结构的形成，所述X射线成像检测器结构包括与所述CMOS处理过的衬底的读出电路进行通信的像素。
64.如权利要求63所述的方法，其中，所述X射线成像检测器结构由Ge制成。
65.一种半导体产品，通过权利要求34至64中任何一项所述的方法制成。
全文摘要
用于产生晶格匹配、晶格失配和热失配的半导体材料的活性层堆叠的结构和方法，通过在无掩膜工艺中使用到升高的衬底区域上的外延生长，具有低的穿透位错密度、没有层破裂以及最小化晶片弯曲。
文档编号H01L21/02GK102859650SQ201180020944
公开日2013年1月2日 申请日期2011年4月26日 优先权日2010年4月27日
发明者汉斯·冯凯内尔, 莱奥尼达·米利奥 申请人:汉斯·冯凯内尔, 莱奥尼达·米利奥