专利名称：具有增强的离子化和rf功率耦合的低电阻率钨pvd的制作方法
具有增强的离子化和RF功率耦合的低电阻率钨PVD发明背景发明领域本发明的实施例一般涉及形成集成电路的方法和设备。更特别地，本发明的实施 例涉及用于形成栅电极及相关层的方法和设备。相关技术的描述集成电路可包括超过一百万种以上的微电子器件，所述微电子器件例如是晶体管、电容器和电阻器。其中一种集成电路是场效应晶体管(例如，金属氧化物半导体场效应晶体管，(M0SFET或M0S))，场效应晶体管形成在基板(例如半导体基板)上并且在电路中合作执行各种功能。MOSFET晶体管包括栅极结构，该栅极结构设置在源极区与漏极区之间，而源极区与漏极区形成在该基板内。栅极结构通常包括栅电极与栅极介电层。栅电极设置在该栅极介电层上方，以控制位于栅极介电层下方且在源极区与漏极区之间形成的沟道区域内的载流子的流动。为提高晶体管的速度，栅极可以是由降低栅极的电阻率的材料所制成。栅极介电层可由介电材料或由具有介电常数大于4.0的高k介电材料所形成，该介电材料可例如是二氧化硅(SiO2)，高k介电材料可例如是SiON、SiN、氧化铪(HfO2)、硅酸铪(HfSiO2)、氮氧硅铪(HfSiON)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)、钛酸钡锶(BaSrTiO3或BST)、锆钛酸铅(Pb (ZrTi) O3或PZT)及诸如此类。然而应注意的是，该膜叠层可能包括由其它材料形成的层。栅极叠层还可包括形成在该高k介电层上的金属层以及形成在该高k介电层上的多晶娃层(polysilicon layer)。所述金属层可包含钛(Ti)、氮化钛(TiN)、鹤(W)、氮化鹤(WN)、氮硅化钨(WSixNy)或其它金属。由于在后续高温处理的处理温度可能达到900° C或更高，而钨(W)在后续高温处理中具热稳定性，因此钨可能对于DRAM型的集成电路器件中的栅电极、字线(word line)及位线(bit line)特别有用。此外，钨是一种高耐火性材料，故钨可提供良好的抗氧化性且也可降低电阻率。经熔融且精炼后的大块钨典型具有5. 5微欧姆-厘米(μ ohm-cm)的电阻率。然而，当钨形成薄膜时(例如小于400A)，电阻率可能在11至15微欧姆-厘米之间。例如，使用过去的PVD技术形成的钨膜通常具有11至11. 5微欧姆-厘米的电阻率，而使用CVD技术形成的钨膜通常具有13至15微欧姆-厘米的电阻率。此外，当薄膜钨与其它材料(例如，WNi或TiN)组合时，栅极叠层的薄层电阻(sheet resistance ；RS)可能跃升至非常高。例如，在多晶娃(polysilicon,简称poly)上的W/WN的栅电极叠层或在多晶硅上的W/WSixNy栅电极叠层可具有在20至25微欧姆-厘米之间的薄层电阻(Rs)。在其它例子中，在多晶硅上的W/WN/Ti栅极叠层可具有15微欧姆-厘米或更高的Rs，而W/TiN栅极可具有高达30至40微欧姆-厘米的Rs。降低栅电极叠层的薄层电阻可允许减少介电层厚度、降低栅极高度以及缩小栅极与位线之间的距离，从而增进栅电极的整体切换速度。
在常规的MOS制造方案中，基板需要在多个工具之间传递，所述工具具有耦接于所述工具上的多个不同反应器。在多个工具之间传递基板的处理需要从一个工具的真空环境中移出基板并且在周围环境压力下传送该基板至第二个工具的真空环境内。在周围环境中，基板在传送期间会接触到机械性与化学性的污染物，所述污染物例如是颗粒、湿气等等，而这些污染物可能损害将要制造的栅极结构并且可能在各层之间形成不期望的界面层，例如形成自然氧化物(native oxide)。当栅极结构变得更小及/或更薄以提高器件速度时，形成界面层或污染所带来的不利影响将更令人担忧。此外，在所述组合工具之间传递基板所耗费的时间会降低场效应晶体管的制造产率。此外，集成电路的几何临界尺寸(CD)渐减也对改进材料特性有着极高要求。因此，虽然钨是可用于栅电极的金属，但进一步降低钨的电阻可帮助改善栅电极叠层的性能以及改造栅电极材料以降低整个栅电极叠层的总电阻率。因此，在所属技术领域中需要用于形成具有改善特性的栅电极叠层的方法和设备。发明概述在本发明的一个实施例中公开一种半导体器件。所述半导体器件包括基板及栅电极叠层，所述基板具有源极区与漏极区，并且所述栅电极叠层位于所述基板上，并且所述栅电极叠层在所述源极区与漏极区之间。所述栅电极叠层包括位于栅极介电层上的导电膜层、位于所述导电膜层上的耐火金属氮化物膜层、位于所述耐火金属氮化物膜层上的含硅膜层以及位于所述含硅膜层上的钨膜层。在本发明的另一个实施例中公开一种形成栅电极叠层的方法。所述方法包括在处理腔室内放置基板，其中所述基板包括源极区与漏极区、在所述源极区与所述漏极区之间的栅极介电层以及位于所述栅极介电层上的导电膜层。所述方法还包括在所述导电膜层上沉积耐火金属氮化物层、在所述耐火金属氮化物层上沉积含硅膜层，以及在所述含硅膜层上沉积钨膜层。在本发明的另一个实施例中公开一种沉积钨薄膜的方法。所述方法包括使用射频(RF)功率供应器或直流(DC)功率供应器在腔室的处理区域内形成等离子体，所述射频功率供应器或直流功率供应器耦接至所述腔室内的靶材，所述靶材具有第一表面及第二表面，所述第一表面与所述腔室的处理区域接触，并且所述第二表面为所述第一表面的相反面；输送能量至腔室的处理区域内所形成的等离子体，其中所述输送能量的步骤包括自射频功率供应器输送射频功率至靶材或自直流功率供应器输送直流功率至所述靶材。所述方法还包括绕着所述靶材的中心点旋转磁控管，其中所述磁控管设置在所述靶材的第二表面的邻近处，所述磁控管包括外侧磁极与内侧磁极，所述外侧磁极包括多个磁体并且所述内侧磁极包括多个磁体，其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，且其中由所述外侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约I. 56至约
O.57之间。此外，所述方法包括加热所述腔室内的基板支撑件、利用射频功率供应器偏压所述基板支撑件，以及在基板上沉积钨膜层，所述基板置于所述腔室内的所述基板支撑件上。在本发明的另一个实施例中公开一种等离子体处理腔室。所述处理腔室包括靶材、射频功率供应器或直流功率供应器、接地且被加热的挡板以及基板支撑件，其中所述靶材具有第一表面及第二表面，所述第一表面与处理区域接触，并且所述第二表面为所述第一表面的相反面；所述射频或直流功率供应器耦接至所述靶材；所述接地且被加热的挡板至少部分地包围所述处理区域的一部分，并且所述挡板电性耦接至接地；以及所述基板支撑件具有基板接收表面，所述基板接收表面设置在所述靶材下方，所述基板支撑件进一步包括电极，所述电极设置在所述基板接收表面的下方。所述处理腔室还包括盖环、沉积环以及基座接地组件，其中所述沉积环设置在所述基板支撑件的一部分的上方，其中在处理期间所述盖环置于所述沉积环的一部分上；且其中所述基座接地组件设置在所述基板支撑件的下方，并且所述基座接地组件包括板，所述板具有U形部，所述U形部延伸于基板支撑组件与所述接地挡板的环支撑部之间。此外，所述处理腔室还包括磁控管，所述磁控管设置于所述靶材的所述第二表面的邻近处，其中所述磁控管包括外侧磁极与内侧磁极，所述外侧磁极包括多个磁体并且所述内侧磁极包括多个磁体；其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，其中所述外侧磁极与所述内侧磁极各自建立磁场，由所述外侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约I. 56至约O. 57之间。附图简要说明因此，可详细理解本发明的上述特征的方式，可参考本发明的实施例获得上文简要概述的本发明的更具体描述，部分实施例图示于附图中。然而应注意的是，附图仅图示本发明的典型实施例，因此不应视为对本发明的范围的限制，因为本发明可允许其它同等有效的实施例。图IA表示在DRAM存储器中的动态存储单元的电路图。图IB表不根据本发明一个实施例的栅电极叠层。图2表示根据本发明一个实施例的形成栅电极叠层的方法的处理图。图3表示根据本发明一个实施例的用于形成栅电极叠层的平台系统，该平台系统具有多个腔室。图4A表示根据本发明一个实施例的腔室的截面图。图4B表示根据本发明一个实施例的腔室的等距视图。图5表示根据本发明一个实施例的处理套件的部分截面图。图6表示根据本发明一个实施例的阻抗控制器的示意图。图7表示根据本发明一个实施例的磁控管的部分俯视图。为帮助理解，在可能的情况下，可使用相同标号来表示各附图中共有的相同元件。预期一个实施例中公开的元件可有利地应用于其它实施例中而不需进一步详述。具体描述本发明一般提供一种具有降低的薄层电阻(Rs)的栅电极叠层结构以及形成该栅电极叠层结构的方法和设备。在一个实施例中，可形成该栅电极叠层结构以用于存储器类型的半导体器件，所述半导体器件诸如是DRAM型的集成电路。现回到
图1A，图IA表示诸如可用于DRAM存储器中的单晶体管单元的电路图。该单晶体管存储单元包括存储电容器10及选择晶体管20。在此情况中，该选择晶体管20作为场效应晶体管形成且具有第一源/漏电极21以及第二源/漏电极23，并且有源区(activeregion) 22设置在第一源/漏电极21与第二源/漏电极23之间。位于该有源区22上方是栅极绝缘层(或介电层)24与栅电极25，栅极绝缘层(或介电层)24与栅电极25共同作为平板式电容器并且影响该有源区22内的电荷密度，以便在第一源/漏电极21与第二源/漏电极之间形成或阻断电流传导通道。
该选择晶体管20的第二源/漏电极23经由连接线14而连接至存储电容器10的第一电极11。该存储电容器10的第二电极12进而连接至电容板15，该电容板15可供DRAM存储单元配置的多个存储电容器共享。该选择晶体管20的第一电极21进一步连接至位线16，使得以电荷形式存储在存储电容器10中的信息可被读写。在此情况中，经由字线17控制上述的读写操作，所述字线17连接至选择晶体管20的栅电极25。通过施加电压以在第一源/漏电极21与第二源/漏电极23之间的有源区22内产生电流传导通道可发生该读写操作。不同类型的电容器可用来作为DRAM型存储单元(DRAM type memorycell)中的电容器10，所述电容器10例如是沟道式电容器、叠层式电容器及平板式电容器。随着逐渐提高DRAM型存储单元的微型化程度并且依旧缩小沟道式电容器的截面，需要进行额外的测量，以便提供减小的电路RC时间常数，该电路可例如是DRAM型存储单元的MOS器件。RC时间常数是指通过电阻器使电容器充电达饱和或放电至达到电容器初始电压所需的时间。RC时间常数等于电路电阻与电路电容的乘积。栅电极是电路电阻的一个贡献来源。因此，减小DRAM型存储单元中MOS器件的RC时间常数的一个方法是降低栅电极的电阻。图IB表示MOS器件20B的栅电极叠层25B，该MOS器件20B可用于DRAM型存储单元中，所述DRAM型存储单元例如是图IA的选择晶体管20。半导体器件(例如MOS器件20B之类)形成在基板30上。该基板可由任何种类的半导体材料所形成，所述材料例如是硅、锗等等。MOS器件20B包括位于基板30上的源极区21B与漏极区23B。可使用常规掺杂技术通过掺杂该基板30而形成源极区21B与漏极区23B。栅电极叠层25B下方的区域可为基板30的轻掺杂区22B，且该区域中的掺杂剂与用来形成源极区21B和漏极区23B的掺杂剂具有不同的导电性。此外，也可在基板30上形成浅沟道隔离区32。栅电极叠层25B形成在源极区21B与漏极区23B之间。栅极介电层24B可形成在位于轻掺杂区22B上方的基板区域上。栅极介电层可由各种介电材料(包括低k介电材料)制成，以使该栅极与基板30隔离。在栅极介电层24B上是导电膜层26B，该导电膜层26B形成栅电极叠层25B的一部分。导电膜层26B可为多晶娃或可用于栅电极叠层的其它导电膜层。栅电极叠层25B还包括耐火金属氮化物膜层27B,该耐火金属氮化物膜层27B位于导电膜层26B上。耐火金属氮化物膜层可包含氮化钛(TiN)、氮化钨(WN)以及其它耐火金属的氮化物，并列举一些其它耐火金属，所述其它耐火金属例如是锆、铪、钽、钒、铬。该耐火金属膜层可具有约50A至约150A的厚度。在一个实施例中，该耐火金属膜层的厚度约100A。含硅膜层28B形成在该耐火金属氮化物膜层27B上。该含硅膜层可为利用诸如物理气相沉积(PVD)、化学气相沉积(CVD)与原子层沉积(ALD)技术之类的各种技术所沉积的娃薄膜。该含娃膜层可含掺杂剂，所述掺杂剂例如是硼。在一个实施例中，该含娃膜层可为娃化鹤(tungsten silicide)膜。该含娃膜层可具有约IOA至约30A的厚度，例如约20人。栅电极叠层25B还包括钨膜29B层，该钨膜层29B位于含硅膜层28B上。钨可为α相或β相。在一个实施例中，可形成α相的钨薄膜层29Β，以助于降低钨的电阻。该钨膜层可具有约450Α至约550Α的厚度。在一个实施例中，该钨膜层具有约500Α的厚度。在一个实施例中，该钨膜层可具有低于10微欧姆-厘米的电阻。在一个实施例中，该钨膜层可具有低于9. 5微欧姆-厘米的电阻。在一个实施例中，该钨膜层具有低于9. 15微欧姆-厘米的电阻。
栅电极叠层可具有约450A至650A的厚度。栅电极叠层的Rs可在约10微欧姆-厘米至14微欧姆-厘米之间，例如在约11微欧姆-厘米至12微欧姆-厘米之间。在一个实施例中，栅电极叠层的Rs可为约11. 5微欧姆-厘米。栅电极叠层具有插置在该钨层与该耐火金属氮化物层之间的硅层，因而相较于其它种类的栅电极叠层而言可减少Rs多达50%至 60%。在多晶硅上由WN或WSiN所形成的栅电极叠层可能在沉积期间或沉积后与多晶硅反应，从而在该金属层与多晶娃之间形成绝缘层(insulating layer)。在后续高温处理过程中可特别容易生成此绝缘层。此外，在WN沉积期间，所使用的反应性氮气等离子体可与多晶硅或多晶硅上的自然氧化物反应并且生成氮化硅(SiN)，氮化硅为绝缘层的一种。此外，在多晶硅栅极叠层上形成W/AN/Ti的情况中，钛(Ti)在后续热处理期间极易反应且易在多晶硅上生成氧化物而形成TiSiN或TiOxNy。因此，在钨膜层29B与耐火金属氮化物膜层27B之间插入含硅膜层28B可有助于克服其它类型的栅电极叠层的这些缺点。处理细节图2图示形成如本文实施例所述的栅电极叠层的处理200的流程图。处理200可包括在栅极介电层上形成导电膜层(处理202)。该方法还可包括在处理腔室内放置基板，其中该基板包括源极区与漏极区、栅极介电层以及导电膜层，该栅极介电层位于该源极区与漏极区之间，并且该导电膜层位于该栅极介电层上。在处理204中，可在该导电膜层上形成耐火金属氮化物膜层。在处理206中，在该耐火金属氮化物膜层上形成含硅膜层。该处理200还可包括在该含硅膜层上形成钨膜层的处理208。在一个实施例中，该耐火金属氮化物膜层、含硅膜层以及钨膜层的形成都在原位(in situ)形成，例如在如图3及以下说明中所描述的处理系统300内形成。在另一个实施例中，所述膜层是在各别的处理系统中形成，在所述系统中，在某些膜层的形成步骤之间可能要破真空(vaccum break)。换言之,不同膜层的生成可为非原位(ex_situ)形成。例如，可在与钨膜层不同的处理系统中形成该含硅膜层。因此，一部分的含硅膜层可能暴露于氧气中而在该含硅膜层上形成自然氧化物层，所述自然氧化物层例如是二氧化硅(SiO2)。在一个实施例中，在形成钨膜层之前，先去除该自然氧化物膜并且清洁该含硅膜层。在处理202中，可使用常规方法在栅极介电层上形成导电膜层。例如，可使用CVD技术在基板30上沉积栅极氧化物，随后还利用CVD技术沉积多晶硅层。在形成该耐火金属氮化物膜层之前，可使基板接受预清洁工艺及/或除气工艺(degas process) 例如,若该导电膜层为多晶硅层，可在基板上执行应用材料公司的Siconi 预清洁工艺以去除该多晶硅层上的氧化物。该Siconi 预清洁工艺使用NF3与NH3通过低温、双步骤的干法化学清洁工艺而去除自然氧化物。在处理204，可使用PVD工艺形成该耐火金属氮化物膜层。例如，当形成氮化钛层时，可利用氮气生成等离子体并且于钛靶材上施加功率以沉积氮化钛膜层。在一个实施例中，首先在多晶硅层上沉积钛籽晶层以促进随后形成在该钛籽晶层上的氮化钛层的附着力。在一个实施例中，在钛籽晶层及氮化钛层的沉积期间，可施加直流(DC)功率源于该靶材以及施加射频(RF)偏压于该基板支撑件。在处理206中，可使用各种技术及方法形成含硅膜层。在一个实施例中，可利用具有耦接至靶材的射频功率源的PVD工艺来沉积含硅膜层。该靶材可为硅靶材，并且可由非反应性气体生成等离子体,该非反应性气体例如是氩气(Ar)、氪气(Kr)等等。举例而言，可由流量从约30标准立方厘米(sccm)至约60sccm(例如约40sccm)的非反应性气体生成等离子体。射频功率可在功率大小从约300瓦(W)至约600瓦下施加于该靶材，例如约500瓦。该沉积腔室的压力为从约I. 5毫托(mTorr)至约4. 5毫托，例如约2. 5毫托。该基板可为电性“浮置(floating)”且不具偏压。另一个实施例中，可使用耦接至靶材的直流功率源产生该等离子体。此外，在经历某个循环次数之后，可使用射频功率源来执行该腔室与该靶材的射频清洁，以防止在挡板或腔室的其它区域上形成颗粒以及污染在腔室内所沉积的后续膜层，并且可用以去除形成于靶材上的自然氧化物。该基板可为电性“浮置”且不具偏压。在此实施例中，可由流量范围从约30sccm至约60sccm(例如约40sccm)的気气生成等离子体。施加于该祀材的直流功率的功率大小可从约250瓦至约550瓦，例如从约300瓦至约500瓦，例如约400瓦。该沉积腔室的压力为从约I. 5毫托至约4. 5毫托，例如约2. 5毫托。在另一个实施例中，可使用ALD或CVD工艺形成该含硅膜层。在两种工艺中，硅前驱物被用来进行反应并且在基板上沉积含硅膜层。在任何用于形成含硅膜层的技术中，沉积速率可在0.30A/秒至0.80A/秒之间。例如，使用直流功率供应器的沉积速率可为0.58A /秒，而使用射频功率供应器的沉积速率可为0.43A/秒。该含硅膜层的厚度可在约IOA至约30A之间。在一个实施例中，该含硅膜层可为约20A。该栅电极叠层的薄层电阻可能随着该厚度及用来沉积该含硅膜层的技术而改变。例如，实验显示，相较于以射频PVD技术沉积硅而言，用直流PVD技术在栅电极叠层的TiN层上沉积娃可提供较佳的栅电极叠层Rs。在处理208期间，可使用各种不同方法在该含硅膜层上形成钨膜。参照图4A至图7可用来说明该处理。在一个实施例中，形成该钨膜的方法包括使用耦接至腔室100内的钨靶材132的射频功率供应器181或直流功率供应器182，以在腔室100的处理区域110中形成等离子体。钨靶材132具有第一表面133以及第二表面135，该第一表面133与腔室100的处理区域110接触，并且该第二表面135为该第一表面133的相反面。可从与靶材132耦接的射频功率供应器181或直流功率供应器182输送能量给在腔室的处理区域110内所形成的等离子体。射频功率可在功率大小从约I千瓦(kW)至约2. 5千瓦下施加于钨靶材，例如约I. 5千瓦。直流功率可在功率大小从约I千瓦(kW)至约2. 5千瓦下施加于钨靶材，例如约I. 5千瓦或2. O千瓦。虽然图4A显示射频功率源与直流功率源两者都耦接至该靶材，但在某些实施例中，该腔室可仅有一种功率源耦接至该钨靶材。在某些实施例中，形成具有低电阻率的钨膜的处理可仅用耦接至该钨靶材的一个直流功率源连同耦接至该基板支撑件的射频偏压(RFbias)。在其它实施例中，形成薄钨膜的处理可仅用耦接至该钨靶材的一个射频功率源连同耦接至该基板支撑件的RT偏压。磁控管189可绕着靶材132的中心点旋转，其中该磁控管189设置在邻近靶材132的第二表面135处。磁控管189可包括外侧磁极424及内侧磁极425，该外侧磁极424包括多个磁体423，并且该内侧磁极425包括多个磁体423。该外侧磁极424与内侧磁极425可形成封闭回路式磁控管组件，其中由该外侧磁极所产生的磁场与由该内侧磁极所产生的磁场的比值在约I. 56至约O. 57之间。该磁控管与所产生的磁场影响沉积工艺期间的钨离子轰击作用，并且该磁控管与所产生的磁场能控制薄膜性质，所述薄膜性质例如是晶粒尺寸及膜密度。在一个实施例中，处理腔室100是一种短程腔室(short throw chamber),在该腔室中，靶材与基板之间的间距在55毫米至75毫米之间的范围内，例如73毫米或65毫米。可使用非反应性气体(例如氩气或氪气之类)点燃等离子体。在一个实施例中，可由流量从约35sccm至约75sccm的氩气生成等离子体。例如，该非反应性气体流量可为约70sccm、约 65sccm、约 60sccm 或约 40sccm。该处理还包括加热该腔室内的基板支撑件126。基板或基板支撑件可加热至从约200° C至约900° C的范围内的温度。在一个实施例中，基板或基板支撑件可加热至从约250° C至约400250° C的范围内的温度。例如，该基板或基板支撑件可被加热至250° C、300° C、350° C或甚至400° C。在一个实施例中，该处理可能缺少在钨沉积过程中施加于基板背侧(backside)的背侧气体。背侧气体可在处理期间用来帮助修饰该基板的温度分布轮廓(temperature profle)。然而,实验显示当不使用背侧气体时,鹤的电阻率下降。相信背侧气体可能影响基板对基板支撑件的电性耦合作用、基板的温度分布轮廓或上述两者都受影响，且因此不具备背侧气体可能在沉积过程中影响与改变钨膜的性质。该处理还可包括加压该腔室的处理区域110以达到从约I. O毫托至约10. O毫托的范围内的压力，例如达到4. 5毫托。在一个实施例中，该处理区域110被加压，使得该等离子体成为电容耦合等离子体(CCP等离子体)。在处理208的过程中，可利用射频功率供应器经由该基板支撑件施加射频偏压于该基板。该射频偏压可能具有从约100瓦至约800瓦的范围内的功率大小。在一个实施例中，该射频偏压可能具有从约200瓦至约400瓦的范围内的功率大小。例如，该射频偏压可具有约100瓦、200瓦、300瓦或400瓦的功率大小。该基板偏压可帮助控制阶梯覆盖率以及再派射作用(re-sputtering)以使所沉积的鹤的形态达最佳化。该射频偏压还有助于控制基板上的离子轰击作用，从而影响薄膜性质，所述薄膜性质例如是晶粒尺寸、膜密度及其它性质。射频偏压将额外动能提供给钨离子，这些额外动能可刺激大晶粒生长。在某些实施例中，该射频偏压的频率将会低于与靶材耦接的射频功率源的频率。例如，在某些实施例中，该射频偏压频率可为2MHz，同时该射频功率源的频率可为13. 56MHz。在另一个实施例中，该射频偏压频率可为约13. 56MHz,并且该射频功率源的频率可为约60MHz。通常，当使用射频功率和射频偏压的组合时，射频功率和射频偏压各自的射频频率应避开在该靶材与该基板支撑件之间的无功能量(reactive energy)。通过利用以上所描述的各种变量，可在设置于腔室100内的基板支撑件126上的基板105上沉积钨膜。该钨膜可以每分钟370A沉积而成，并且该钨膜可厚达500 该钨膜的应力可以是压缩应力或拉伸应力，并且可利用靶材功率、压力及温度而调节该钨膜的应力。例如，该钨膜的应力可在从约-745. OOMPa至约1730MPa的范围内。在一个实施例中，该钨膜的应力可为从约1650. 00至约1660. OOMPa之间的拉伸应力。在另一个实施例中，该钨膜的应力可为-743. OOMPa的压缩应力。发现到，通过控制沉积温度、射频偏压及基板上的钨离子轰击作用可形成具有低于10. O微欧姆-厘米的电阻的薄钨膜。例如，该钨膜的电阻可低于9.5微欧姆-厘米。在某些实施例中，该钨膜的电阻可低达9. 20或9. 15微欧姆-厘米。在某些实施例中，该钨膜的电阻可低于9. 00微欧姆-厘米。当含硅层是硅时，在钨膜的沉积期间可能在该硅膜层与该钨膜层之间形成硅化钨界面层。因此，该栅电极叠层可包括位于耐火金属氮化物层上的硅膜层、位于该硅膜层上的硅化钨膜层以及位于该硅化钨膜层上的钨膜层。
相信控制上述的各种不同沉积参数有助于控制晶粒大小、晶界(膜密度)及表面粗糙度，而这些参数可能导致降低薄膜钨的电阻率。此外，来自物理气相沉积(PVD)腔室内的中性粒子的被捕获气体(trapped gas，例如氩或氪)以及甚至是被捕获的氧也可能导致所沉积的薄膜具有高电阻率。此外，在薄膜沉积期间的电子捕获作用(trapping ofelectron)可能变得明显，上述情况也会影响电阻率。因此，调整晶粒大小、膜密度以及使用低流量的非反应性气体(例如，氩)可能造成电阻率降低。提高该密度及晶粒大小以形成较大的晶粒可说明为何较低的晶界电子散射作用可造成较低的钨薄膜电阻率。在高于鹤熔点3422° C的温度下经过精炼的大块鹤(bulk tungsten)可能具有
5.5微欧姆-厘米或更低的电阻率性质，且由此形成适当的晶粒大小及晶界以降低电阻率。然而，薄膜沉积温度通常受到限制，且因此必定有其它因素可影响晶粒大小的生长。可通过使用射频偏压、提高形成CCP等离子体的压力范围及提高施加靶材的功率连同控制沉积温度来实现增强钨的离子化作用。增进离子化作用可增进离子轰击，从而增进钨晶粒生长、晶粒尺寸以及膜密度。温度也影响晶粒尺寸与膜密度，但由于升高温度可提高晶粒尺寸却会降低膜密度，因此需在两者之间取得平衡。因此，降低温度提供更致密的膜层。然而，通过利用其它变量以帮助控制晶粒生长与膜密度，可使薄膜性质较不易受温度因素影响，从而扩大处理操作范围(process window)。此外，使用在某个范围内的不平衡比例(特别是当该不平衡比例具有该内侧磁回路上的磁场强度大于该外侧磁回路上的磁场强度时)的磁控管组件可增进离子轰击。此外，可通过调整该磁控管的不平衡比例而改善厚度一致性。增进离子轰击还可使该薄膜中捕获或纳入较少的氩、氧气(O2)等等物质，也可降低该薄钨膜的电阻率。还可通过在含硅膜层上生长钨薄膜而促进栅电极叠层总体薄层电阻下降。该含硅膜层可影响平面200的钨晶向，这可解释为何沉积在硅上的钨可提供较佳电阻率的一个可能原因。钨栅电极叠层的X光衍射摇摆曲线分析显示，相较于不含硅层的类似栅电极叠层而言，当在钨层与氮化钛层之间插入硅层时，沿着平面200的钨晶向降低。平台在形成栅极介电层与形成导电膜层之后可接续在处理系统中执行栅电极叠层的形成，该处理系统例如是图3所图示的组合工具300。组合工具300可以是一种具有双缓冲腔室、多个处理腔室的半导体处理工具或是具有双缓冲腔室的组合工具。该组合工具300可为购自美国加州圣塔克拉拉市的应用材料公司的EnduraR平台，且该平台具有各种附接的腔室。工厂界面(FI) 330可附接至组合工具300，该工厂界面330具有一个或多个FOUPS332，所述FOUPS 332用于操控基板并且使基板从半导体工厂的一个区域传送至另一个区域。工厂界面330从FOUPS 332移出基板358以开始进行处理程序。组合工具300具有设置在多边形结构344内的第一缓冲腔室346和第二缓冲腔室350以及第一基板传送位置314和第二基板传送位置316。该第一缓冲腔室346可为低度真空缓冲，并且该第二缓冲腔室350可为高度真空。所述基板传送位置可为腔室。第一装载锁定腔室326与第二装载锁定腔室328可设置在该多边形结构344的一侧上。第一除气腔室318与第二除气腔室320通常可设置在该多边形结构的相反两侧上并且与第一装载锁定腔室326和第二装载锁定腔室328相邻。第一对处理腔室302与304通常可设置在该多边形结构的相反两侧上并且与所述除气腔室318及320以及该缓冲腔室346相邻。所述第一对处理腔室302与304可为用于在基板上形成钨膜的Versa W PVD腔室，该腔室可购自美国加州圣塔克拉拉市的应用材料公司。第二对处理腔室306与308通常可设置在该多边形结构344的相反两侧上并且与缓冲腔室350相邻。所述第二对处理腔室可为Falcon TTN PVD腔室，该腔室也可购自位于美国加州圣塔克拉拉市的应用材料公司。第三对处理腔室310与312通常可设置在该多边形结构344的相反两侧上并且与所述第二对处理腔室306和308以及缓冲腔室350相邻。所述第三对处理腔室可为用来沉积含硅层的腔室，该腔室也可购自位于美国加州圣塔克拉拉市的应用材料公司。所有处理腔室及装载锁定腔室可由多个狭缝阀(未图示)与所述缓冲腔室346与350选择性地隔离而分别建立出第一环境374与第二环境376。该多边形结构344具有中央壁342，该中央壁342隔开该缓冲腔室346与缓冲腔室350。所述基板传送位置314与316提供穿过该中央壁342而到达缓冲腔室346与350的各别通路。基板传送位置314与316由多个狭缝阀(未图示)而与邻接的缓冲腔室346与350选择性地隔离。例如，一个狭缝阀可设置在第一缓冲腔室346与第一传送腔室314之间，一个额外的狭缝阀可设置在第一传送腔室314与第二缓冲腔室350之间，一个狭缝阀可设置在第一缓冲腔室346与第二传送腔室316之间，以及一个狭缝阀可设置在第二缓冲腔室350与第二传送腔室316之间。使用所述狭缝阀允许单独控制每个腔室内的压力。此外，每个基板传送位置314与316可分别具有基板基座(未图示)以用于在腔室内支撑基板。所述装载锁定腔室326与328、除气腔室318与320、处理腔室302与304以及基板传送位置314与316围绕着第一缓冲腔室346。处理腔室302与304、除气腔室318与320以及装载锁定腔室326与328的每一个都由狭缝阀(未图示)与缓冲腔室346选择性地隔离。位于缓冲腔室346内的是第一机械性基板传送机构(robotic substrate transportmechanism) 348,例如，多刀刃式机械手(multi-blade robot)。还可改用其它形式的传送机构。所显不的第一机械式基板传送机构348可具有支撑基板358的基板传送刀刃360。可由第一机械式基板传送机构348使用所述刀刃360携带各别基板358进入或离开环绕第一缓冲腔室346的腔室。由所述处理腔室306、308、310与312以及基板传送位置314与316围绕第二缓冲腔室350。位于缓冲腔室350内的是第二机械性基板传送机构352，例如，多刀刃式机械手。还可改用其它形式的传送机构。所显示的第二机械式基板传送机构352可具有支撑基板358的基板传送刀刃360。可由第二机械式基板传送机构352使用所述刀刃360携带各别基板358进入或离开环绕第二缓冲腔室350的腔室。缓冲腔室346与350可具有真空口，所述真空口连接至泵送机构(未图示)，所述泵送机构例如是涡轮分子泵，所述泵送机构能够抽空腔室346与350的环境。所述真空口的结构配置与位置可依据各别系统的设计要求而改变。举例而言，基板处理步骤可开始于由泵送机构抽空所述缓冲腔室346与350至真空状态。该第一机械式基板传送机构348从所述装载锁定腔室之一(例如腔室326)内取出基板358并且携带该基板前往该处理的第一阶段，例如前往除气腔室318，除气腔室318可用来使包括形成于基板358上的结构的基板358除气，以准备用于进行后续处理。例如，可先使包括栅电极叠层25B的导电膜层26B的基板30除气之后，才形成该栅电极的其余膜层。
该处理的下一阶段中，使该基板传送至所述处理腔室308与308的任何一个，以如上述般在该基板上执行处理204。一旦第一机械式基板传送机构348不再携带基板，该第一机械式基板传送机构348可服务(tend)位于缓冲腔室346周围的其它腔室内基板。一旦基板已处理完毕并且经历PVD阶段而在基板上沉积材料后，可随后移动该基板前往该处理的第二阶段，且依此类推。例如，随后可移动该基板至所述处理腔室310与312的任何一个，以执行上述处理206，接着移动该基板至处理腔室302与304的任何一个，以执行处理步骤 208。若所需的处理腔室的位置邻接第二缓冲腔室350，则必需传送该基板进入所述基板传送位置之一(例如位置314)。使该缓冲腔室346与基板传送位置314隔离的狭缝阀开启。第一机械式基板传送机构348传送该基板进入该基板传送位置314。与第一机械式基板传送机构348连接的基板传送刀刃360离开该基板传送位置314而使基板留在该基座上。在隔离该缓冲腔室346与基板传送位置314的狭缝阀关闭之后，使该缓冲腔室350与该基板传送位置314隔离的第二狭缝阀开启，以允许与该第二机械式传送机构352连接的基板传送刀刃360插入该基板传送位置314而取回该基板。一旦该基板位于缓冲腔室350内部，该第二狭缝阀关闭，并且该第二机械式基板传送机构352可自由移动该基板至期望的处理腔室中，或是移动该基板至由缓冲腔室350及第二机械式基板传送机构352所负责的一系列腔室中。在基板处理完成之后，该基板装载至位于工厂界面(FI) 330上的FOUP 332中，如有需要可移动基板回到基板传送位置。钨PVD腔室图4A图示示范性半导体处理腔室100，该半导体处理腔室100具有上方处理组件108、处理套件150以及基座组件120，这些组件都配置为处理放置于处理区域110中的基板105。半导体处理腔室100可为钨PVD沉积腔室，例如图3A中所示的组合工具300上的处理腔室302或304。处理套件150包括单件式接地挡板160、下方处理套件165以及隔离环组件(isolator ringassembly) 180。在所显示的态样中，该处理腔室100包括派射腔室,该溅射腔室也称为物理气相沉积腔室或PVD腔室，该腔室能自靶材132沉积单一种材料于基板105上。该处理腔室100也可用来沉积钨。可预期，其它处理腔室(包括来自其它制造商的处理腔室)可经调适而受益文中所述的本发明的一个或多个实施例。处理腔室100包括腔室主体101，该腔室主体101具有侧壁104、底壁106及上方处理组件108，该侧壁104、底壁106及上方处理组件108围出处理区域110或等离子体区域。腔室主体101 —般由多个焊接的不锈钢板或单一块的铝所制成。在一个实施例中，侧壁包括铝，并且该底壁包括不锈钢板。侧壁104通常含有狭缝阀(未图示)以供基板105进出该处理腔室100。该处理腔室100的上方处理组件108内的构件与该接地挡板160、基座组件120和盖环170合作使处理区域110内所生成的等离子体限制在基板105上方的区域。该腔室100的底壁106支撑着基座组件120。该基座组件120在处理期间支撑沉积环502且连带支撑该基板105。基座组件120由提升机构122而耦接至该腔室100的底壁106，该提升机构122配置为在上方处理位置与下方传送位置之间移动该基座组件120。此外，处于下方传送位置时，提升销123经移动而穿过该基座组件120，以使该基板定位在与该基座组件120相隔一段距离处，以便于与设置在处理腔室100外部的基板传送机构交换基板，该基板传送机构例如是单刀刃机械手(未图示)。波纹管124 —般设置在该基座组件120与腔室底壁106之间，以使该处理区域110与该基座组件120的内部以及该腔室外部隔离。基座组件120通常包括支撑件126，该支撑件126密封地耦接至平台外壳128。平台外壳128—般是由金属材料制成，所述金属材料例如是不锈钢或铝。冷却板(未图示)通常设置在该平台外壳128内以调节该支撑件126的温度。在1996年4月16日授权给Davenport等人的美国专利第5507499号中描述一种可经调整而受益于本文中所述实施例的基座组件120，该专利以引用方式全文并入本文中。支撑件126可由铝或陶瓷组成。该基板支撑件126具有基板接收表面127，该基板支撑表面127在处理期间接收并支撑基板105，并且该基板接收表面127与靶材132的溅射表面(例如第一表面133)实质上呈平行。该支撑件126还具有周长边缘129，该周长边缘129止于该基板105的悬伸边缘105A之前。支撑件126可为静电吸盘、陶瓷主体、加热器或上述三者的组合。在一个实施例中，支撑件126是一静电吸盘，该静电吸盘包括介电主体，并且该介电主体具有嵌入该介电主体内的导电层或电极126A。该介电主体一般是由高热传导性介电材料所制成，该高热传导性介电材料例如是热解氮化硼(pyrolyticboronnitride)、氮化招、氮化娃、氧化招(alumina)或等效材料。以下进一步描述基座组件120与支撑件126的其它方面。在一个实施例中，该导电层126A被配置，使得当由静电吸盘功率供应器143施加直流(DC)电压至该导电层126A时，置于该基板接收表面127上的基板105将被静电吸引而固定于基板接收表面127,以增进基板105与支撑件126之间的热传作用。在另一个实施例中，射频偏压控制器141也耦接至导电层126A，使得在处理期间可于基板上保持电压以影响等离子体与基板105之表面间的交互作用。该腔室100被系统控制器190控制，系统控制器190通常设计用以帮助处理腔室100的控制及自动化并且一般包括中央处理器(CPU，未图示)、存储器(未图示)与支持电路(或1/0，未图示)。CPU可为用在工业设备中的任何形式的计算机处理器之一，以用于控制各种系统功能、基板移动、腔室处理及支持硬件(例如传感器、机械手、电机等等)，并且监视这些处理(例如基板支撑件温度、功率供应器变量、腔室处理时间、I/o信号，等等)。该存储器连接至该CPU，并且该存储器可为一个或多个目前可取得的存储器，例如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或任何其它形式的数字储存器，且该等存储器可内建(local)或位于远程(remote)。软件指令与数据可编码并存储在该存储器中以用于对该CPU下达指示。所述支持电路也连接至该CPU以采用常规方式支持该处理器。该支持电路可包括高速缓存(cache)、功率供应器、时钟电路、输入/输出电路、子系统及诸如此类。可利用该系统控制器190读取的程序(或计算机指令)决定要在基板上执行何项任务。较佳地，该程序为可由系统控制器190读取的软件，该软件包括编码以执行与监控有关的多种任务，以及执行与控制要在该处理腔室100内执行的移动、各种处理方案的任务与方案步骤。例如，该控制器190可包括程序编码，该程序编码包括用以操作基板组件120的基板定位指令组、用以操作气体流量控制阀以设定流向该腔室100的溅射气体流量的气体流量控制指令组、用以操作节流阀或闸阀(gate valve)以维持腔室100内的压力的气体压力控制指令组、用以控制位于基座组件120或侧壁104内的温度控制系统(未图示)以分别设定基板或侧壁104的温度的温度控制指令组、以及用以监视该腔室100内的处理的处理监视指令组。该腔室100还包括处理套件150，该处理套件150包括各种构件，这些构件可轻易地从该腔室100卸除，以例如清除构件表面上的溅射沉积物、更换或修理这些被侵蚀的构件或调整该腔室100以用于其它处理。在一个实施例中，该处理套件150包括隔离环组件180、接地挡板160及环组件168，该环组件168用于设置在该支撑件126的周长边缘129的周围，并且该支撑件126的周长边缘129止于该基板105的悬伸边缘之前。图4B为处理腔室100的等距视图，该处理腔室100耦接至组合工具300的处理位置。组合工具300还可包括其它处理腔室，例如图3中显示的处理腔室，并且在该处理腔室100中执行在沉积处理之前或之后调整这些腔室以在基板上执行一个或多个处理步骤。示范性组合工具300可包括购自美国加州圣塔克拉拉市的应用材料公司的Centura 或Endura*'系统。在一个例子中，该组合工具300可具有多个处理腔室，这些处理腔室配置为执行多种基板处理操作，例如循环膜层沉积、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、蚀刻、预清洁、除气、退火、定位及其它基板处理。传送工具(例如，机械手348)设置于传送腔室346中，该传送工具可用来传送基板进入或离开与该组合工具300附接的一个或多个腔室。该上方处理组件108还可包括射频功率供应器181、直流(DC)功率供应器182、适配件(adaptor) 102、电机193以及盖组件130。盖组件130通常包括靶材132、磁控管189及盖包围件(lid enclosure) 191。如图4A与图4B所示，当处于关闭位置时,侧壁104支撑着该上方处理组件108。陶瓷祀材隔离件(ceramic target isolator) 136设置于该盖组件130的隔离环组件180、靶材132与适配件102之间，以避免隔离环组件180、靶材132与适配件102之间发生真空泄漏。适配件102密封地耦接至该等侧壁104并且建构成有助于卸除该上方处理组件108与隔离环组件180。当位于处理位置时，靶材132设置在该适配件102的邻近处并且暴露于该处理腔室100的处理区域110中。靶材132含有在PVD或溅射工艺期间要沉积在基板105上的材料。该隔离环组件180设置在靶材132与挡板160以及腔室主体101之间，以使靶材132与该挡板160和腔室主体101电性隔离。处理期间，相对于该处理腔室的接地区域(例如腔室主体101及适配件102)，利用设置在该射频(RF)功率供应器181及/或直流(DC)功率供应器182中的功率源偏压该靶材132。在一个实施例中，射频功率供应器181包括射频功率供应器181A与射频匹配器181B，该射频功率供应器181A与射频匹配器181B配置为有效率地输送射频能量至靶材132。在一个例子中，射频功率供应器181A能够产生频率在约13. 56MHz至约60MHz之间且功率在约O至约4. 5千瓦的射频电流。在一个例子中，该直流功率供应器182中的直流功率供应器182A能够输送在约O至约2. 5千瓦的直流功率。在另一个例子中，射频功率供应器181A能够于靶材处产生在约15至约45千瓦/平方厘米之间的射频功率密度，以及该直流功率供应器182能够输送在约15至约45千瓦/平方厘米之间的功率密度。在处理期间，自气源142经由导管144供应气体(例如氩气)至该处理区域110。该气源142可包含非反应性气体,例如IS气、氪气、氦气或氣气,所述气体能够富含能量地撞击在靶材132上并且从靶材132上溅射出材料。该气源142也可包含反应性气体，例如含氧气体或含氮气体的其中一种或多种气体，所述反应性气体能够与溅射材料反应以在基板上形成层。用过后的处理气体与副产物通过排气口 146而从腔室100中排出，所述排气口 146接收用过后的处理气体并引导所述用过后的处理气体进入具有可调位置的闸阀147的排气导管148中以控制该腔室100的处理区域110内的压力。该排气导管148连接至一个或多个排气泵149，所述排气泵149例如是低温泵(cryopump)。一般而言，在处理期间该腔室100中的溅射气体压力设定在低于大气压的程度,例如真空环境,举例而言,该压力可为约I. O毫托至约10. O毫托。在一个实施例中，该处理压力设定至约2. 5毫托至约6. 5毫托。自所述气体在基板105与靶材132之间形成等离子体。该等离子体中的离子被加速而朝向靶材132前进并且造成从靶材132上逐出材料。逐出的靶材材料沉积于基板上。盖包围件191通常包括导电壁185、中央馈送部(center feed)184以及挡板186(参照图4A与图4B)。在此种结构配置中，该导电壁185、中央馈送部184、靶材132与一部分的电机193围在一起且形成背部区域134。背部区域134是设置在靶材132背侧上的密封区域，并且在处理期间通常利用流动液体填充该背部区域134以移除处理期间在靶材132处所产生的热。在一个实施例中，该导电壁185与中央馈送部184配置为支撑电机193和磁控管系统189,如此该电机193可在处理期间转动该磁控管系统189。在一个实施例中，通过使用介电层(例如迭尔林(Delrin)、G10、阿德尔(Ardel))使电机193与这些功率供应器所输送的射频或直流功率电性隔离。挡板186可包含一种或多种介电材料,所述介电材料被设置为包围住该输送至革巴材132的射频能量并且防止输送至靶材132的射频能量干扰与影响设置在组合工具103内的其它处理腔室(见图4B)。在一个结构配置中，该挡板186可包括Delrin、G10、Ardel或其它类似材料以及/或薄接地片(thin grounded sheet)金属射频挡板。在该处理腔室100的一个实施例中，射频偏压控制器141(见图4A与图6)耦接于电极与射频接地之间以在处理期间调整基板上的偏压电压，以控制基板表面上的轰击程度。在一个实施例中，该电极设置在该支撑件126的基板接收表面127的邻近处，并且该电极包括电极126A。在PVD反应器中，通过控制电极到接地的阻抗来调节基板表面的轰击作用可能影响沉积薄膜的性质，所述薄膜的性质例如是晶粒尺寸、膜应力、晶向、膜密度、粗糙度与膜组成。因此，该射频偏压控制器141可用来改变基板表面处的膜性质。图6图示射频偏压控制器141的一个实施例，该射频偏压控制器141具有射频功率源694及射频匹配器695。该射频偏压功率设定点可取决于将要在基板上完成的期望处理结果。下方处理套件与基板支撑组件参照图4A与图5，该下方处理套件165包包括沉积环502与盖环170。沉积环502通常制成环形或环带，以围绕着该支撑件126。盖环170至少部分覆盖住一部分的沉积环502。在处理期间，沉积环502与盖环170彼此合作，以减少在支撑件126的周长边缘129以及基板105的悬伸边缘105A上的溅射沉积物生成。盖环170环绕该沉积环502并且至少部分地覆盖该沉积环502，以容纳该沉积环502且从而替该沉积环502遮挡掉大部分的溅射沉积物。盖环170是由能耐受溅射等离子体的腐蚀作用的材料所制成，所述材料例如是金属材料(诸如，不锈钢、钛或铝)或陶瓷材料(诸如，氧化铝)。在一个实施例中，盖环170是由不锈钢材料形成。在一个实施例中，该盖环170的表面经过双丝铝电弧喷涂(例如CLEANC0AT )处理，以减少从盖环170表面掉
16落的颗粒。在一个实施例中，沉积环502是由可耐受溅射等离子体的腐蚀作用的介电材料所制成，所述材料例如是陶瓷材料，例如氧化铝。盖环170包括环形环510，该环形环510包括顶表面573，该顶表面573径向地向内倾斜且环绕着该支撑件126。该环形环510的顶表面573具有内周边(inner periphery) 571以及外周边(outer periphery) 516。该内周边571包括凸缘572,该凸缘572位于该沉积环502的径向内侧凹部(radially inward dip),该径向内侧凹部包括开放内侧沟槽。该开放内侧沟槽位于该沉积环502的表面503与凸缘572之间，而凸缘572减少溅射沉积物在该开放内侧沟槽上的沉积作用。可塑造该凸缘572的尺寸、形状及位置，以使该凸缘572可与弧形间隙402合作并且互补而在盖环170和沉积环502之间形成盘绕(convoluted)且收缩(contricted)的流动路径，该流动路径阻止处理沉积物流到该支撑件126及平台外壳128 上。顶表面573可倾斜而与水平面之间具有角度，该角度在约10度至约20度之间。该盖环170的顶表面573的角度被设计为使最靠近基板105的悬伸边缘处的溅射沉积物累积量减至最少，否则累积的溅射沉积物可能对整个基板105上的颗粒性能(particleperformance)造成负面影响。该盖环可包含能与处理化学物质兼容的任何材料，所述材料例如是钛或不锈钢。在挡板160的环支撑部561与盖环170之间的间距或间隙554形成等离子体的S形盘绕路径或迷宫(labyrinth)。该路径的形状是有利的，例如，因为该路径的形状会阻挡且妨碍等离子体物种进入这个区域中，从而减少溅射材料不必要的沉积。在某些实施例中，还可加热该接地挡板160。可沿着该挡板形成多个孔594，以供气体在该腔室的处理区域与下方部分之间流动，即是使氩气流入该处理区域110以用于撞击靶材132。所述孔594的尺寸也可调整，以防止等离子体泄漏至基板组件下方的区域中。若所述孔594太小，则电导率(conductance)过低，因此所述孔的尺寸需加以调整以使射频泄漏减至最少。在一个实施例中，基座接地组件530包括板531，该板531具有U形部534。该U形部延伸于该基板支撑组件与该接地挡板160的环支撑部561之间。U形部534有助于防止该基板支撑件与基座接地组件530上的偏压之间形成电位，从而防止该区域中形成等离子体。因此，U形部534可建立出暗空间区域，以防止在该下方处理套件165和该基板支撑组件下方的区域内点燃等离子体。如图5所示的一个实施例中，盖环170被设计且在处理期间相对于该接地挡板160而定位，以使得该盖环170将不接触该接地挡板且从而为电性“浮置”。此外，在一个实施例中，要定位该盖环170与沉积环502，以使盖环170和沉积环502与基板105相隔一段距离并且位在支撑件126的基板接收表面127下方，以允许在处理期间通过输送RF及/或DC功率给靶材132所建立出的电场“E”在基板表面各处可更均匀一致。应注意，虽然本文中的描述内容与图4A至图6中的说明都描述该基板接收表面127是设置在靶材132下方，并且盖环170及沉积环502位于基板接收表面127下方，然而此种垂直定向的结构配置并非用以限制本文所述发明的范围，而是作为参考系(referenceframe)以限定每个构件彼此之间的相对顺序与距离。在某些实施例中，基板接收表面127可相对于靶材132定位成其它方向(例如可位于上方或采取水平对齐)，同时盖环170及沉积环502至该靶材132的相隔距离仍旧比该基板接收表面127至靶材132的相隔距离更远。在另一个实施例中，希望确保形成在沉积环502的上表面504上的沉积膜层(由介电材料所形成)不具有接地的电性路径，以避免靠近基板边缘105A的区域中的电场随时间而改变(例如，处理套件的寿命)。为避免沉积在该上表面504上的膜层与该挡板160和盖环170产生电性接触，盖环170的凸缘572的尺寸、形状与位置被设计，以避免在沉积环502上的沉积作用与沉积在盖环170上的层形成桥接以及避免与挡板160连接。下方处理套件165的所述构件可单独运作或结合运作，以明显减少颗粒产生及杂散等离子体(stray plasma)。目前的多件式挡板(multiple part shield)提供延伸的RF返回路径,该RF返回路径会促成射频谐波(RF harmonic)而造成在处理腔外部形成杂散等离子体，相较于目前的多件式挡板而言，上述的单件式挡板160可减少射频返回路径，从而可于内部处理区域中提供增强的等离子体约束作用。该单件式挡板的平面底板(flatbase-plate)提供额外的缩短返回路径以供射频通过该基座，以进一步减少谐波以及杂散等离子体且同时为现有的接地硬件提供着陆点。参照图5，在一个实施例中，该基座组件120进一步包括基座接地组件530，该基座接地组件530经调整以确保该波纹管124在处理期间是接地的。若波纹管124的射频电位与挡板160不同，则该波纹管160可能影响等离子体一致性并且造成该处理腔室内发生电弧，这将会影响所沉积的膜层的性质、产生颗粒及/或影响处理一致性。在一个实施例中，该基座接地组件530包括板531，该板531包括导电弹簧532。导电弹簧532及板531被配置为当由提升机构122使基座组件120于“V”方向上移动至该处理位置(显示于图5)时，该导电弹簧532及板531可与挡板160的表面产生电性接触。当由提升机构122使基座组件120于“V”方向上移动至该传送位置(显示于图4A)时，导电弹簧532可脱离挡板160。磁控管组件参照图4A与图7，为了提供有效率的溅射，在上方处理组件108内的靶材132的背部设置磁控管系统189，以在靶材132的溅射表面133邻近处的处理区域110中建立磁场。建立磁场来捕获电子及离子，从而提高等离子体密度且从而提高溅射速率。根据本发明的一个实施例，磁控管系统189包括源磁控管组件420，该源磁控管组件420包括转盘413、外侧磁极424及内侧磁极425。转盘413通常允许相对于该腔室100的中央轴194移动该源磁控管组件420而定位该源磁控管组件420中的所述磁场产生构件。转盘413通常被调整以于垂直方向上支撑该外侧磁极424与内侧磁极425并且与该外侧磁极424及内侧磁极425磁顆合，该外侧磁极424为第一磁极性，并且该内侧磁极425具有与该第一磁极性相反的第二磁极性。内侧磁极424由间隙427而与外侧磁极425隔开，并且每个磁极通常包括一个或多个磁体和极片(pole piece)。延伸于两个磁极424和425之间的磁场在邻近靶材132的溅射表面的第一部处建立出等离子体区域。该等离子体区域形成高密度等离子体区，并且该高密度等离子体区通常遵循间隙427的形状。如图7所示的一个实施例中，磁控管系统189是封闭回路式设计。一般而言会形成“封闭回路式(closed loop) ”的磁控管结构配置,如此该磁控管的外侧磁极环绕着磁控管的内侧磁极而在所述磁极之间形成连续循环状的间隙。在该封闭回路式结构中，从靶材表面脱出又进入靶材表面的磁场形成“封闭回路式”图案，该封闭回路式图案可用来使该封闭图案中的电子限制在靠近靶材表面处，这种图案通常称为“跑道式(racetrack type) ”图案。与开放回路式相反的封闭回路式磁控管结构能够使电子限制在靠近靶材132的溅射表面133处并于该处产生高密度等离子体以提高派射率(sputtering yield)。在磁控管系统189的一个实施例中，由电机193驱动的转轴193A沿中央轴194而延伸并且支撑着转盘413与源磁控管组件420。在处理期间，溅射作用显著加热该靶材132。因此，该背部区域134密封于靶材132的背部，并且以冷却水的液体填充该背部区域134，该冷却水是由冷却装置(未图示)加以冷却并且以水管循环该冷却水(未图示)。转轴193A通过旋转密封件(未图示)贯穿该背部腔室100。磁控管系统189浸没在置于该背部区域139中的液体内。在某些实施例中，该源磁控管组件420是不平衡磁控管。在一个实施例中，该相对不平衡性(relative imbalance)小，因此该相对不平衡性的比值接近I。通常该不平衡性限定为整个外侧磁极424的积分总和磁强度或磁通量除以整个内侧磁极425的积分总和磁强度或磁通量所得的比值。发现到，通过使外侧磁场强度比内侧磁场强度的不平衡性在约
I.56至约O. 57之间，可增进钨膜的沉积处理以提高轰击作用及晶粒尺寸。在一个实施例中，该外侧磁场强度比内侧磁场强度的不平衡性的比值在约I. 15至约O. 93之间。该磁性不平衡性造成该内侧磁极425发射出的磁场有一部分射向基板105并且引导已离子化的溅射粒子朝向基板105。然而，该源磁控管组件420会建立等离子体使相当大部分的溅射粒子被离子化。该不平衡磁场引导至少部分的所述已离子化颗粒朝向基板105，而增进膜厚度的一致性。图7表不磁控管系统189的实施例，在该磁控管系统189中，外侧磁极424与内侧磁极425形成封闭回路式的环状磁控管，该封闭回路式的环状磁控管绕着该靶材132的中心“M”而置中设置。在一个实施例中，可使用径向对称形状(radially symmetric shaped)的磁控管设计，该径向对称形状的磁控管设计是一种不平衡且非磁性对称的封闭回路式磁控管设计，此种设计利于使用射频及/或直流等离子体沉积膜。在一个实施例中，置于外侧磁极424与内侧磁极425中的所述磁体423沿第一轴491呈对称分布并且沿第二轴492呈不对称分布。在一个实施例中，外侧磁极424与内侧磁极425在沿着第一轴491且在该外侧磁极424与内侧磁极425之间的一点处具有外侧至内侧磁场强度不平衡性，该不平衡性在约I. 56至约O. 57之间。在不平衡封闭回路式设计的另一个实施例中，外侧磁极424与内侧磁极425在沿着第一轴491且在该外侧磁极424与内侧磁极425之间的一点处的外侧至内侧磁场强度不平衡性比值在约I. 15至约O. 93之间。应注意，在内侧磁极和外侧磁极之间的磁场不平衡性不同于相对第二轴492而言的磁体423的不对称性，因为该不平衡性是与所述磁极之间所产生的磁场有关，而该不对称性则是与在整个靶材表面上不同区域处的平均磁场强度存在或变化有关。在此种结构配置中，使用不平衡的封闭回路式磁控管建立出环形等离子体区域“PR”，该环状等离子体区域“PR”可集中在该间隙427周围。在某些实施例中，在靠近第二轴492上方的磁控管系统189的区域(见图7)或靠近具有最高磁体密度区域处的处理区域内的等离子体密度通常高于靠近具有最低磁体密度或不具磁体的处理区域内的等离子体密度。该磁控管在该靶材及腔室上方的大致中央轴上旋转，且因此在一个实施例中配置为由电机193使该磁控管在处理期间绕着它的中心“M”旋转。
在一个实施例中，该外侧磁极424与该内侧磁极425各自包括多个磁体423，所述磁体423可在间隙427的任一侧上配置成阵列图案，并且以极片(polepiece)罩住所述磁体423。在一个结构配置中，外侧磁极424中的所述磁体423的北极(N)设置成远离该旋转板413，并且内侧磁极425中的所述磁体423的南极(S)则设置成远离该旋转板413。在某些结构配置中，磁轭(未图示)设置在该内侧与外侧磁极的磁体和旋转板413之间。在一个例子中，该源磁控管组件420包括外侧磁极424与内侧磁极425,该外侧磁极424内含34个磁体，并且该内侧磁极425内含60个磁体，其中所述磁体423由亚力可合金(Alnico alloy)、稀土材料或其它类似材料制成。在另一个实施例中，该外侧磁极424具有56个磁体,并且该内侧磁极具有36个磁体。在另一个实施例中，该外侧磁极424具有56个磁体，并且该内侧磁极具有49个磁体。在又一个实施例中，该外侧磁极具有56个磁体,以及该内侧磁极425具有60个磁体。该不平衡的比值有助于改善厚度的一致性。例如，若使该不平衡比值降至小于1，该厚度一致性将会达到使最大测量厚度与最小测量厚度之间的差异小于11%。在某些实施例中，当该不平衡比值约为O. 57时，该厚度一致性可达到约5.5%。然而，降低该不平衡比值也可能提高所沉积的钨的电阻率。因此，可随着其它变量调整该不平衡比值，以提供比根据常规PVD及CVD方法所形成的钨膜具有更低电阻的薄钨膜且同持维持良好的膜一致性。虽然上述涉及本发明的实施例，但在不偏离本发明的基本范围下，当可作出本发明的其它或进一步实施例。
权利要求
1.一种半导体器件，所述半导体器件包括基板，所述基板具有源极区与漏极区；以及栅电极叠层，所述栅电极叠层位于所述基板上，并且所述栅电极叠层在所述源极区与所述漏极区之间；所述栅电极叠层包括导电膜层，所述导电膜层位于栅极介电层上；耐火金属氮化物膜层，所述耐火金属氮化物膜层位于所述导电膜层上；含硅膜层，所述含硅膜层位于所述耐火金属氮化物膜层上；以及钨膜层，所述钨膜层位于所述含硅膜层上。
2.如权利要求I所述的半导体器件，其中所述栅电极叠层的薄层电阻在约10微欧姆-厘米至14微欧姆-厘米之间。
3.如权利要求I所述的半导体器件，其中所述钨膜层具有低于9.5微欧姆-厘米的电阻率。
4.一种形成栅电极叠层的方法，所述方法包括以下步骤在处理腔室内放置基板，其中所述基板包括源极区与漏极区、栅极介电层以及导电膜层，所述栅极介电层在所述源极区与所述漏极区之间，且所述导电膜层位于所述栅极介电层上；在所述导电膜层上形成耐火金属氮化物膜层；在所述耐火金属氮化物膜层上形成含硅膜层；以及在所述含硅膜层上形成钨膜层。
5.如权利要求4所述的方法，其中所述形成步骤在原位执行。
6.如权利要求4所述的方法，其中所述栅电极叠层的所述薄层电阻在约10微欧姆-厘米至14微欧姆-厘米之间。
7.如权利要求4所述的方法，其中所述钨膜层具有低于9.5微欧姆-厘米的电阻率。
8.一种沉积钨膜层的方法，所述方法包括以下步骤使用射频功率供应器或直流功率供应器在腔室的处理区域内形成等离子体，所述射频功率供应器或直流功率供应器耦接至所述腔室内的靶材，所述靶材具有第一表面及第二表面，所述第一表面与所述腔室的所述处理区域接触，并且所述第二表面是所述第一表面的相反面；输送能量至腔室的处理区域内形成的等离子体，其中所述输送能量的步骤包括以下步骤自射频功率供应器输送射频功率至靶材或自直流功率供应器输送直流功率至所述靶材；绕着所述靶材的中心点旋转磁控管，其中所述磁控管设置在所述靶材的所述第二表面的邻近处，所述磁控管包括外侧磁极，所述外侧磁极包括多个磁体；以及内侧磁极，所述内侧磁极包括多个磁体，其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，其中由所述外侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约I. 56至约O. 57之间；加热所述腔室内的基板支撑件；利用射频功率供应器偏压所述基板支撑件；以及在基板上沉积钨膜层，所述基板置于所述腔室内的所述基板支撑件上。
9.如权利要求8所述的方法，其中所述处理区域从约2.5毫托加压至约6. 5毫托，所述基板支撑件的温度从约200° C至约900° C，与所述靶材耦接的所述射频功率供应器的频率大于与所述基板支撑件耦接的所述射频功率供应器的频率，所述直流功率源被设定为从I. OkW至2. 5kff,并且与所述基板支撑件耦接的所述射频功率源被设定为从I. OkW至2. 5kff,以及所述靶材与所述基板之间的间距在55毫米至75毫米之间。
10.如权利要求8所述的方法，其中所述钨膜以每分钟6.丨5人被沉积且厚度为500盖。
11.一种等离子体处理腔室，所述等离子体处理腔室包括靶材，所述靶材具有第一表面及第二表面，所述第一表面与处理区域接触，并且所述第二表面为所述第一表面的相反面；射频功率供应器或直流功率供应器，所述射频功率供应器或直流功率供应器耦接至所述靶材；接地且被加热的挡板，所述挡板至少部分地包围所述处理区域的一部分，并且所述挡板电性耦接至接地；基板支撑件，所述基板支撑件具有基板接收表面，所述基板接收表面设置在所述靶材下方，所述基板支撑件进一步包括电极，所述电极设置在所述基板接收表面的下方；盖环；沉积环，所述沉积环设置在所述基板支撑件的一部分的上方，其中在处理期间所述盖环设置在所述沉积环的一部分上；基座接地组件，所述基座接地组件设置在所述基板支撑件的下方，并且所述基座接地组件包括板，所述板具有U形部，所述U形部延伸在基板支撑组件与所述接地挡板的环支撑部之间；以及磁控管，所述磁控管设置于所述靶材的所述第二表面的邻近处，其中所述磁控管包括外侧磁极，所述外侧磁极包括多个磁体；以及内侧磁极，所述内侧磁极包括多个磁体，其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，其中所述外侧磁极与所述内侧磁极各自建立磁场，其中由所述外侧磁极所产生的所述磁场与由所述内侧磁极所产生的所述磁场的比值在约I. 56至约O. 57。
12.如权利要求11所述的等离子体处理腔室，其中由设置在所述内侧磁极的所述多个磁体所产生的所述磁场大于由设置在所述外侧磁极中的所述多个磁体所产生的所述磁场。
13.如权利要求11所述的等离子体处理腔室，其中所述电极将射频功率偏压提供给所述基板支撑件。
14.如权利要求11所述的等离子体处理腔室，其中所述接地挡板是单件。
15.如权利要求14所述的等离子体处理腔室，其中所述接地挡板具有多个孔，所述多个孔贯穿所述环支撑部。
全文摘要
本文所述实施例提供一种半导体器件以及形成该半导体器件的方法和设备。该半导体器件包括基板及栅电极叠层，该基板具有源极区与漏极区，并且该栅电极叠层位于基板上并且在源极区和漏极区之间。该栅电极叠层包括位于栅极介电层上的导电膜层、位于该导电膜层上的耐火金属氮化物膜层、位于该耐火金属氮化物膜层上的含硅膜层以及位于该含硅膜层上的钨膜层。在一个实施例中，该方法包括使基板置于处理腔室中，其中该基板包括源极区及漏极区、位于该源极区与漏极区之间的栅极介电层以及位于该栅极介电层上的导电膜层。该方法还包括在该导电膜层上沉积耐火金属氮化物膜层、在该耐火金属氮化物膜层上沉积含硅膜层以及在该含硅膜层上沉积钨膜层。
文档编号H01L29/78GK102939657SQ201180030291
公开日2013年2月20日 申请日期2011年6月9日 优先权日2010年6月10日
发明者曹勇, 唐先民, 斯里尼瓦斯·甘迪科塔, 伟·D·王, 刘振东, 凯文·莫雷斯, 穆罕默德·M·拉希德, 清·X·源, 阿南塔克里希纳·朱普迪 申请人:应用材料公司