专利名称：Tsv裸片与封装衬底之间的结合完整性的非接触确定的制作方法
技术领域：
所揭示实施例涉及非接触确定包含穿衬底导通孔(TSV)的集成电路(IC)裸片与封装衬底之间的结合完整性。
背景技术：
存在将TSV裸片并入垂直堆叠中以利用由TSV裸片提供的双侧连接性的各种布置。举例来说，层叠封装(PoP)是将TSV裸片并入垂直堆叠中的一种类型的组装流程。其它实例包含PoP前体以及一些非PoP封装，例如底部上的封装衬底、具有接合到所述封装衬底的TSV的逻辑及接合到所述逻辑的存储器堆叠，所述存储器堆叠可在接合到所述逻辑之后不添加含有额外球栅阵列(BGA)的封装的情况下装运。举例来说，PoP是允许垂直堆叠IC封装的IC封装技术，例如离散逻辑BGA封装及存储器BGA封装。两个或两个以上封装彼此上下地安装(即，垂直堆叠)，其中一标准接口用以在所述封装之间路由信号。举例来说，对于移动电话/PDA市场应用，此允许较高密度。一般来说，含有TSV的IC裸片(例如PoP流程中的微处理器TSV裸片)尚未投入生产。然而，针对具有多个TSV裸片的晶片(“TSV晶片”)的常规PoP序列的组装流程可预期为如下:1).对具有嵌入式TSV的厚TSV晶片(例如，600微米到800微米厚)上的相应裸片进行晶片探测(“多点探测”)以在电测试的基础上识别良好裸片。可使用其中在所存储晶片图上追踪所述裸片的电子墨水来用于后续识别“坏”裸片。2).将TSV晶片附接到载体晶片(通常为硅或玻璃)。3).通过薄化TSV晶片的底侧(例如，薄化到大约30微米到100微米)而暴露嵌入式TSV，所述暴露可包括使TSV尖端整体突出，突出< 15微米。4).添加耦合到所暴露TSV尖端的金属表层或接触垫。5).拆离载体晶片。6).单个化TSV晶片以提供多个经单个化的“良好”TSV裸片。7).将在对有源电路侧进行晶片探测时识别的良好TSV裸片向下裸片附接到多层(ML)封装衬底以形成PoP前体，所述多层(ML)封装衬底在其通常附接到衬底载体(通常为硅或玻璃载体)的底侧上包含BGA垫。所述载体提供刚性。由于存在载体，因此无法经由封装衬底电接达TSV裸片的有源电路侧(B卩，前侧)。8).将一个或一个以上裸片(例如，逻辑或存储器裸片)附接在TSV裸片的顶部上以接触经金属化TSV尖端或耦合到TSV尖端的接触垫。上述流程中的步骤3、步骤4及步骤7可导致电问题，所述电问题包含TSV形成问题(例如，遗漏TSV)、TSV接触问题(例如，到ML封装衬底上的垫的高电阻触点)或短路(例如，到接地的TSV短路)，由于如上所述，载体(存在时)阻挡TSV裸片的一侧的电接达，因此这些问题仅可在将顶部裸片连接到所暴露TSV或连接到耦合到TSV尖端的接触垫之后被检测到。所述ML封装衬底还可以是某些问题的源头。可省略在TSV裸片的裸片附接之后的探测。然而，此将导致在上述用于附接后续逻辑或存储器裸片(例如，其中可添加昂贵的预封装存储器堆叠)的步骤8期间组装某一百分率的坏TSV裸片-衬底前体，由于例如上文所描述的那些电问题，此可在组装后测试时导致故障。不存在用以测试经部分组装衬底上TSV裸片裸片堆叠以评估与裸片附接工艺相关联的TSV裸片与封装衬底之间的结合完整性的已知实际解决方案。即使针对顶侧触点及用于接触底侧触点的一些其它接触路径使用来自TSV裸片的底侧的突出TSV尖端可对到ML封装衬底的TSV裸片触点进行接触探测，但标准接触探测技术往往会损坏突出的(例如，< 15微米)TSV尖端，此可在将顶部裸片组装到TSV裸片之后在被损坏TSV尖端的位点处导致不可靠结合。来自对TSV尖端的接触探测的此损坏可降低接合合格率及/或减小TSV结合可靠性。需要一种用于针对经部分组装前体确定穿过TSV裸片的TSV连续性及耦合到TSV裸片上的TSV的柱或微凸块与下伏封装衬底之间的结合完整性的非接触方法。
发明内容
所揭示实施例描述在部分组装之后确定TSV连续性及TSV裸片与封装衬底的结合完整性的基于非接触电压对比(VC)方法，其中所述封装衬底为电浮动的。此些实施例利用至少一个带电粒子束来产生次级电子发射。使用来自所述次级发射的VC数据确定TSV结合完整性。所述带电粒子束可包括电子束、质子束或离子束。在所述TSV裸片的前侧上，将多个TSV的至少一部分(本文中称为“接触TSV”)附接到ML封装衬底的顶部表面上的垫。使用此些接触TSV将信号、电压或接地从所述TSV裸片传递到所述ML封装衬底(例如，以获得对所述ML封装衬底上的稍后添加的BGA球的接达)。所述TSV裸片上的一些TSV因其未连接到所述ML封装而可能并非是“接触TSV”，举例来说，仅连接到顶侧所安装装置(例如连接到所述TSV裸片上的存储器IC)的TSV，其中不需要到所述ML封装衬底的连接。所揭示实施例询问所述接触TSV，其中若干群组接触TSV并联电接线成共用网。将所述TSV裸片上用于共用节点或“网”(S卩，VdcUVss及一个或一个以上信号节点)中的每一者的接触TSV—起系接在由ML封装衬底提供的一个或一个以上金属层级内。将参考带电粒子束引导到所述网中的一者(例如，第一网)中的选定TSV。接着，跨越包含所述第一网的区光栅化(即，扫描)原带电粒子束以获得VC信号。检测所述VC信号，并确定所述接触TSV与所述ML封装衬底上的垫的结合完整性。确定结合完整性可包括针对在测量的特定TSV裸片将所接收的VC信号与来自已知良好参考(例如的已知良好裸片(KGD))的VC信号进行比较。在一个所揭示实施例中，在光栅化所述原带电粒子束的时间的至少一部分，还施加带电粒子参考束。在另一实施例中，例如当电荷从带电网的泄放速率缓慢时，可不存在针对相应粒子束的时间重叠，此使得能够使用具有单个带电粒子束源的VC系统。
参考附图来描述示范性实施例，附图中:图1是根据所揭示实施例的流程图，其展示用于在部分组装之后确定TSV连续性及与封装衬底的结合完整性的示范性基于非接触VC的方法中的步骤。图2是根据所揭示实施例的部分电子组合件的横截面描绘，所述部分电子组合件包括附接到固定到衬底载体的ML封装衬底的经薄化TSV裸片，针对所述经薄化TSV裸片，可实践所揭示VC实施例以检测TSV连续性及与ML封装衬底的结合完整性。
具体实施例方式所揭示实施例利用新VC技术在部分组装之后检测TSV连续性及与ML封装衬底的TSV结合完整性。在用于IC检验的常规VC中，使用扫描电子显微镜(SEM)将电子束引导到位于真空室中的载台上的IC上，其中其上形成有IC的半导体衬底电接地。入射于IC上的电子束产生由检测器检测的次级电子发射，所述次级电子发射产生IC的图像。由IC产生的次级电子的量取决于IC的表面中或附近的局部电场，其中所述电场又取决于IC的电路元件与电接地衬底之间存在还是不存在导电路径。局部电场(称作VC)的变化导致图像对比的变化且造成IC的某些区在存在到接地衬底的导电路径时在图像中显现为相对亮(即，光亮)，或在不存在到经接地衬底的任何导电路径时显现为相对暗。因此无法对电浮动IC或电子装置堆叠执行常规VC方法，此些经部分组装PoP包括TSV裸片/ML封装衬底/衬底载体堆叠。尽管ML封装衬底电浮动，但所揭示实施例利用VC的变体在部分组装之后检测TSV连续性及与ML封装衬底的TSV结合完整性。图1是根据所揭示实施例的流程图，其展示用于在部分组装之后确定TSV连续性及与ML封装衬底的结合完整性的示范性基于非接触VC的方法100中的步骤。步骤101包括提供TSV裸片，所述TSV裸片包含从TSV裸片的前侧(通常耦合到BEOL金属层(例如，Ml、M2等)或接触层)延伸到TSV裸片的底侧上的TSV尖端的多个TSV。在TSV裸片的前侧上，将多个TSV的至少一部分(接触TSV)附接到ML封装衬底的顶部表面上的垫。所述附接可为常规倒装芯片附接、微凸块附接或Cu柱附接。发明人已认识到，使接触TSV共同系接在ML衬底中将导致其响应于带电粒子束的辐照的次级电子发射的亮度对于所述网内的所有TSV基本上相等，只要接触TSV与ML封装衬底之间的所有结合为低电阻(“良好”)结合。此外，发明人已认识到，与来自接触TSV与ML封装衬底之间的低电阻结合的VC信号相比，接触TSV与ML封装衬底之间的任何高电阻或开路(“坏”)结合的存在将在VC信号中产生可辨识相对亮度级，因此使得相对易于识别连接成异常高电阻TSV的接触TSV到封装衬底结合。如本文中所使用，“TSV尖端”包含可直接接触的TSV尖端(例如，突出的TSV尖端)或可间接接触的尖端。间接尖端的实例为当TSV裸片上的垫例如通过重定向层(RDL)耦合到TSV尖端时。在典型实施例中，多个TSV的仅一部分为接触TSV，如上文所定义，所述接触TSV为连接到ML封装衬底的那些TSV，例如用于将信号、电压或接地从TSV裸片传递到ML封装衬底。非接触TSV不连接到ML封装衬底。所述ML封装衬底固定到(例如，胶合到)衬底载体，例如石英(二氧化硅)或陶瓷载体，这阻挡对TSV裸片的前侧的电接达。所述ML衬底包括用于路由的多个嵌入式金属互连层级，且通常包含至少四个嵌入式金属层级。包括若干群组接触TSV的两个或两个以上网由嵌入式金属层级中的一者或一者以上共同系接在ML衬底内。所述ML封装衬底可包括有机衬底或陶瓷衬底。所述ML封装衬底可包括经单个化衬底或包括多个物理连接ML封装衬底的衬底面板。步骤102包括将带电粒子参考束引导到来自两个或两个以上网的第一网内的选定接触TSV上。所述带电粒子参考束可包括电子束、质子束或离子束。所述参考束可为连续束或脉冲束。为避免对TSV裸片的辐射损坏，加速电压通常为< lkV，以使得在电子或质子束的情形中，束能量为< IkeV。步骤103包括跨越本文中描述为包含至少第一网的感兴趣区域(ROI)的区光栅化(即，扫描)带电粒子原束。响应于所述光栅化，从第一网内的多个接触TSV发射增强的VC信号(例如，次级电子或离子)，其中针对第一网中的TSV的VC信号增强归因于由所述带电粒子参考束(步骤102)提供的预充电。可在用于光栅化的时间的至少一部分期间施加带电粒子参考束，且在一个实施例中，贯穿所述光栅化连续施加带电粒子参考束。然而，在一个实施例中，不需要参考束(步骤102)与原束(步骤103)的时间重叠。带电粒子参考束的能量或电流通常处于与带电粒子原束的能量或电流相比至少高10%的电平。发明人已发现步骤102中的参考束与步骤103中的经光栅化原束的组合将增强在步骤103中响应于原束所发射的VC信号的对比。因此，将带电粒子束固定在共同系接到第一网的选定接触TSV处在第一网中的此群组接触TSV上形成净电荷，所述净电荷远高于在经光栅化的区中仅通过光栅化带电粒子原束充电的其余TSV上所积累的电荷。此技术可与使用单个光栅化束提供充电及VC信号发射两者的常规VC方法形成对比。所揭示用于预充电的参考束与经光栅化的原束的关联使用与常规VC方法相比形成显著改善的信噪比及较高对比度。步骤104包括检测从ROI发射的VC信号。坏的ML封装衬底-TSV尖端结合将提供具有与网中由参考束预充电的其余TSV不同的可测量对比度的VC信号，所述其余TSV具有到ML衬底上的垫的“良好”(即，低电阻)连接。步骤105包括确定接触TSV与ML封装衬底的TSV结合完整性。一种确定方法包括将所检测的VC信号与来自相邻裸片的VC信号进行比较以寻找差异。替代方法存储来自已知良好裸片(K⑶)的图像数据，并分类哪些TSV为亮的及哪些TSV被视为暗的，且使图像处理器给经成像阵列内的每一 TSV指派亮或暗并与所保存KGD参考进行比较。相应网中的每一者中的TSV通常位于TSV裸片上的大TSV阵列内的各种位置中。因此，形成仅跨越第一网中的TSV光栅化的光栅化型式可能是不实际的。通常在囊括一些经定义ROI的大矩形区带内执行光栅化。这通常足以对TSV裸片上的网中的一者中的接触TSV进行取样以使得能够总体上确定TSV与ML封装衬底结合完整性。此取样计划类似于演变为取样计划的大多数合格率增强(YE)检验。然而，如果期望表征TSV裸片上的所有网的TSV结合完整性，那么可通过以下各项来重复步骤102到步骤104:将参考束指向另一网(例如，第二网)中的选定TSV，跨越包含第二网中的TSV的ROI进行光栅化及检测来自第二网中的TSV的VC信号等。如上所述，在一个实施例中，在施加参考束(步骤102)与原束(步骤103)之间不存在时间重叠。在此实施例中，由于所揭示方法应用于全部为电浮动的TSV，因此可由参考束预充电选定网中的TSV，且因为只要电荷从网的泄放速率为缓慢的，上述浮动条件便可保持所述充电，所以光栅化可在预充电之后进行以获得与借助在施加原光栅化束的时间的至少一部分期间施加的参考束达到的效果类似的效果。因此，在此替代实施例中，在任何给定时间仅使用一个带电粒子束，且因此，VC系统仅需要单个带电粒子束源。图2是根据所揭示实施例的部分电子组合件250的横截面描绘，部分电子组合件250包括附接到固定到电介质衬底载体225的ML封装衬底220的经薄化TSV裸片215'(例如，25微米到100微米)，针对经薄化TSV裸片215'，可实践所揭示VC实施例以检测TSV连续性及TSV裸片与ML封装衬底结合完整性。部分电子组合件250为在以下操作之后的所得结构:将包括具有有源电路的前侧(FS) 212的经单个化TSV裸片倒装芯片裸片附接到ML封装衬底220，ML封装衬底220安置在阻挡对TSV裸片215'的前侧212的电接达的衬底载体225上；后面接着背磨或其它移除处理以暴露TSV尖端以形成图2中所展示的突出的TSV尖端229或更一般来说，形成可接触TSV尖端。在另一实施例中，在TSV裸片单个化时TSV尖端已经暴露。尖端暴露处理可包括通常在TSV裸片单个化之前完成的背磨、化学机械抛光(CMP)及/或化学蚀刻。TSV裸片215'的厚度在TSV暴露之后通常为< 200微米，通常为25微米到100微米厚。突出的TSV尖端229通常从经薄化TSV裸片215'的底侧突出3微米到15微米的距离且提供用于接合相应部分电子组合件250的顶部上的至少一个裸片(例如，存储器裸片)的结构。尽管未展示，但所暴露TSV尖端229可为齐平的(未突出)或凹入的(即，接近齐平)，且耦合到TSV尖端上方的接触垫或横向定位的垫(例如，通过RDL)。TSV 216的前侧212展示为经由BEOL金属层218耦合到柱垫217及柱217'(例如，铜柱)，其中柱217'耦合到ML封装衬底220的顶侧衬底垫221。柱217'可由螺柱(例如，金螺柱)或凸块替换。ML封装衬底220还包含BGA衬底垫222及垂直路径223，垂直路径223将嵌入式顶侧衬底垫221耦合到BGA衬底垫222。尽管展示为穿过ML封装衬底220的直接垂直路径223，但只要在顶侧衬底垫221与BGA衬底垫222之间提供耦合，贯通路径也可为间接路径。经薄化TSV裸片215'中的每一者的相应TSV 216分别展示为在ML封装衬底220的相应嵌入式金属层级LI及L2内共同系接到第二网275及第一网265中。底填充219 (例如有机底填充)横向于柱217'以用于在到ML封装衬底220的柱结合之间填充TSV裸片215/与ML封装衬底220之间的 体积。任选模制化合物230展示为在TSV裸片215^之间以用于添加刚性。所揭示实施例通常可应用于并入TSV裸片作为垂直堆叠中的顶侧装置的任何布置。实例包含PoP、PoP前体以及非PoP封装，例如底部上的ML封装衬底、具有接合到ML封装衬底的TSV的逻辑裸片及接合到逻辑裸片的存储器堆叠。形成于晶片半导体衬底上的有源电路包括:电路元件，其通常可包含晶体管、二极管、电容器及电阻器；以及信号线及互连各种电路元件的其它电导体。所揭示实施例可集成到各种工艺流程中以形成各种装置及相关产品。半导体衬底可包含在其中的各种元件及/或在其上的层。这些元件及/或层包含阻挡层、其它电介质层、装置结构、有源元件及无源元件，包含源极区域、漏极区域、位线、基极、射极、集电极、导电线、导电导通体等。此外，所揭示实施例可用于各种半导体装置制作工艺中，包含双极、CM0S、BiCM0S及MEMS工艺。与本发明相关领域的技术人员将了解，可在不背离所主张发明的范围的情况下修改所描述的示范性实施例及实现其它实施例。
权利要求
1.一种在部分组装之后确定TSV结合完整性的非接触电压对比VC方法，其包括:提供穿硅导通孔TSV裸片，所述穿硅导通孔TSV裸片包含从所述TSV裸片的前侧延伸到所述TSV裸片的底侧上的TSV尖端的多个TSV，其中在所述TSV裸片的所述前侧上，将所述多个TSV的至少一部分(接触TSV)附接到多层ML封装衬底的顶部表面上的垫，所述ML封装衬底位于阻挡对所述TSV裸片的所述前侧的电接达的衬底载体上，其中将包括若干群组所述接触TSV的两个或两个以上网共同系接在所述ML衬底内；将带电粒子参考束引导到选自所述两个或两个以上网的第一网内的选定TSV上；跨越包含所述第一网的至少所述接触TSV的区光栅化带电粒子原束，其中响应于所述光栅化而发射VC信号；检测所述VC信号，及使用所述VC信号确定所述接触TSV与所述ML封装衬底的所述垫的结合完整性。
2.根据权利要求1所述的方法，其 中所述确定包括:将来自所述VC信号的型式与从自所述TSV裸片的已知良好裸片KGD参考获得的VC信号获得的型式进行比较。
3.根据权利要求1所述的方法，其中所述带电粒子参考束及所述带电粒子原束包括电子束、质子束或离子束。
4.根据权利要求1所述的方法，其中所述带电粒子参考束及所述带电粒子原束为单独束，且其中在发生所述带电粒子原束的所述光栅化的时间的至少一部分期间将所述带电粒子参考束施加到所述选定TSV。
5.根据权利要求4所述的方法，其中所述带电粒子参考束的能量或电流处于与所述带电粒子原束的能量或电流相比至少高10%的电平。
6.根据权利要求1所述的方法，其中所述TSV尖端包括突出的TSV尖端。
7.根据权利要求1所述的方法，其中所述衬底载体包括石英或陶瓷载体。
8.根据权利要求1所述的方法，其进一步包括从所述VC信号形成图像，且其中所述确定结合完整性包括利用所述图像。
9.根据权利要求1所述的方法，其进一步包括:将所述带电粒子参考束引导到选自所述两个或两个以上网的第二网内的选定TSV上；跨越包含所述第二网的所述接触TSV的区光栅化带电粒子原束 '及从所述跨越所述第二网的所述接触TSV光栅化所述带电粒子原束来检测所述VC信号。
10.一种在部分组装之后确定TSV结合完整性的非接触电压对比VC方法，其包括:提供穿硅导通孔TSV裸片，所述穿硅导通孔TSV裸片包含从所述TSV裸片的前侧延伸到所述TSV裸片的底侧上的TSV尖端的多个TSV，其中在所述TSV裸片的所述前侧上，将所述多个TSV的至少一部分(接触TSV)附接到多层ML封装衬底的顶部表面上的垫，所述ML封装衬底位于阻挡对所述TSV裸片的所述前侧的电接达的衬底载体上，其中将包括若干群组所述接触TSV的两个或两个以上网共同系接在所述ML衬底内；将带电粒子参考束引导到选自所述两个或两个以上网的第一网内的选定TSV上；跨越包含所述第一网的至少所述接触TSV的区光栅化带电粒子原束，其中响应于所述光栅化而发射VC信号；检测所述VC信号，及使用所述VC信号确定所述接触TSV与所述ML封装衬底的所述垫的结合完整性，其中所述带电粒子参考束及所述带电粒子原束为单独束，且其中在发生所述带电粒子原束的所述光栅化的时间的至少一部分期间将所述带电粒子参考束施加到所述选定TSV。
11.根据权利要求10所述的方法，其中所述带电粒子参考束及所述带电粒子原束两者均包括电子束。
12.根据权利要求10所述的方法，其中所述带电粒子参考束的能量或电流处于与所述带电粒子原束的能量或电流相比至少高10 %的电平。
13.根据权利要求10所述的方法，其中所述TSV尖端包括突出的TSV尖端。
14.根据权利要求10所述的方法，其中所述衬底载体包括石英或陶瓷载体。
15.根据权利要求10所述的方法，其进一步包括从所述VC信号形成图像，且其中所述确定结合完整性包括利用所述图像。
16.根据权利要求10所述的方法，其进一步包括:将所述带电粒子参考束引导到选自所述两个或两个以上网的第二网内的选定TSV上；跨越包含所述第二网的所述接触TSV的区光栅化带电粒子原束，及从所述跨越所述第二网的所述接 触TSV光栅化所述带电粒子原束来检测所述VC信号。
全文摘要
本发明提供一种在部分组装之后确定TSV结合完整性的非接触电压对比VC方法。提供(101)TSV裸片，所述TSV裸片包含从所述TSV裸片的前侧延伸到所述TSV裸片的底侧上的TSV尖端的若干TSV。将至少一些TSV(接触TSV)附接到多层ML封装衬底的顶部表面上的垫。所述ML封装衬底位于阻挡对所述TSV裸片的所述前侧的电接达的衬底载体上。将包含若干群组接触TSV的两个或两个以上网共同系接在所述ML衬底内。将带电粒子参考束引导(102)到第一网内的选定TSV且接着跨越所述第一网中的所述TSV光栅化(103)带电粒子原束。检测(104)所发射的VC信号，并从所述VC信号确定(105)所述接触TSV与所述ML封装衬底的垫的结合完整性。
文档编号H01L21/60GK103081082SQ201180040648
公开日2013年5月1日 申请日期2011年9月29日 优先权日2010年9月30日
发明者杰弗里·A·韦斯特 申请人:德州仪器公司