Igbt及其制造方法
【专利摘要】本发明提供一种绝缘栅双极性晶体管及其制造方法，该绝缘栅双极性晶体管具备：发射区；顶部体区，其被形成在发射区的下侧；浮置区，其被形成在顶部体区的下侧；底部体区，其被形成在浮置区的下侧；沟槽；栅绝缘膜，其覆盖沟槽的内表面；栅电极，其被配置于沟槽的内部。在沿着半导体基板的厚度方向来观察与发射区相比位于下侧的顶部体区内和浮置区内的p型杂质浓度分布时，p型杂质浓度随着从与发射区相比位于下侧的顶部体区的上端趋向下侧而减少，且在浮置区内的预定深度处达到极小值。
【专利说明】IGBT及其制造方法
【技术领域】
[0001]本说明书中公开的技术涉及一种IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极性晶体管)。
【背景技术】
[0002]在日本国专利公开公报第2010 - 103326号(以下，称为专利文献I)中，公开了一种具有顶部体区、浮置区和底部体区的IGBT。在制造该IGBT时，在形成沟槽栅电极之后，以在顶部体区的深度范围内停止的方式注入P型杂质，且以在浮置区的深度范围内停止的方式注入η型杂质，并以在底部体区的深度范围内停止的方式注入P型杂质。由此,形成顶部体区、浮置区、以及底部体区。
【发明内容】
[0003]发明所要解决的课题
[0004]在专利文献I的制造方法中，在形成沟槽栅电极之后注入各杂质。当以此方式在沟槽栅电极的形成后向各个区域注入杂质时，受到存在于沟槽栅电极的上部的凹部的形状的影响，而难以准确地控制杂质向沟槽栅电极的附近的区域的注入深度。在专利文献I的技术中说明了，通过将凹部的深度设为预定值，从而杂质向沟槽栅电极的附近的区域的注入深度较为稳定。但是，即使采用该方法，也会产生某种程度的注入深度的偏差。因该注入深度的偏差，从而在被批量生产的IGBT之间产生通态电压或栅极极阈值电压的偏差。
[0005]为了防止沟槽栅电极的附近的杂质的注入深度的偏差，也考虑到在注入杂质之后，形成沟槽栅电极的情况。但是，由于在如专利文献I那样向各个区域直接注入杂质的方法中，需要通过高能量而将各杂质注入至较深的位置处，因此对半导体基板的损伤较大。当相对于以此方式受到了损伤的半导体基板而形成沟槽栅电极时，将在用于形成栅绝缘膜的热处理中，于半导体基板中产生氧化诱生层错(以下，称为0SF)。由于在形成了 OSF的半导体基板中会生成漏电流，因此难以采用该方法。
[0006]因此，在本说明书中，提供一种能够在被批量生产的IGBT之间抑制通态电压和栅极阈值电压的偏差的技术。
[0007]用于解决课题的方法
[0008]本说明书提供的IGBT具备半导体基板。IGBT具有:发射区、顶部体区、浮置区、底部体区、沟槽、栅绝缘膜、以及栅电极。发射区为，被形成在露出于半导体基板的上表面的范围内的η型的区域。顶部体区为，被形成在发射区的下侧的P型的区域。浮置区为，被形成在顶部体区的下侧，并通过顶部体区而与发射区隔开的η型的区域。底部体区为，被形成在浮置区的下侧，并通过浮置区而与顶部体区隔开的P型的区域。沟槽被形成在半导体基板的上表面，并贯穿发射区、顶部体区、浮置区、以及底部体区。栅绝缘膜覆盖沟槽的内表面。栅电极被配置于沟槽的内部。在沿着半导体基板的厚度方向来观察与发射区相比位于下侧的顶部体区和浮置区内的P型杂质浓度分布时，P型杂质浓度随着从与发射区相比位于下侧的顶部体区的上端趋向下侧而减少，且在浮置区内的预定深度处达到极小值。
[0009]另外，顶部体区不仅被形成在发射区的下侧，还可以被形成在发射区的侧方。此夕卜，上述的“露出于半导体基板的上表面的范围”是指，在去除了被形成在半导体基板上的电极或绝缘膜的情况下，显现在半导体基板的上表面的范围。因此，即使为表面被电极或绝缘膜覆盖的区域，有时也相当于“露出于半导体基板的上表面的范围”。此外，在本说明书中在对半导体基板中的杂质浓度分布进行说明时，振幅小于杂质浓度的30%的波形为因测定误差而产生的噪音，从而不被用作极大值或极小值。例如，在得到了如图41的曲线A所示的顶部体区以及浮置区内的P型杂质浓度分布的情况下，正峰值Al以及负峰值A2不被用作极大值以及极小值。这是因为，含有值Al、A2的波形的振幅Aw (= (Al—A2)/2)小于值Al与值A2的平均值A3的30%。当无视这种较小的波形时，曲线A可被视为像曲线B这样。此外，曲线B的正峰值BI作为极大值而使用，且负峰值B2作为极小值而使用。这是因为，含有值B1、值B2的波形的振幅Bw (=(B1 - B2)/2)大于值BI与值B2的平均值B3的30%。因此，图41所示的曲线A具有“p型杂质浓度随着从与发射区相比位于下侧的顶部体区的上端趋向下侧而减少，且在浮置区内的预定深度处达到极小值”的结构。另外，图41为，为了进行说明而例示的图，并不对权利要求进行限定。例如，正峰值BI也可以不存在于底部体区内。
[0010]由此，P型杂质浓度以随着趋向下侧而减少的方式分布的顶部体区能够通过向半导体基板的上表面附近(发射区的深度范围内)注入P型杂质，并使所注入的P型杂质扩散从而形成。在该方法中，由于通过使注入至较浅的位置处的P型杂质扩散从而形成顶部体区，因此即使在形成沟槽栅电极(被配置在沟槽内的栅电极和栅绝缘膜的组合)之后形成顶部体区，也几乎不会因沟槽栅电极的形状而对顶部体区内的P型杂质浓度分布造成影响。此外，在该方法中，也能够在形成顶部体区之后形成沟槽栅电极。即使在这种情况下，在顶部体区和其周围也几乎不会产生0SF。这是因为，由于在半导体基板的上表面附近注入有P型杂质，因此在顶部体区内没有P型杂质的峰值，从而几乎不会对顶部体区造成损伤。由此，该顶部体区不论是在沟槽栅电极的形成前还是在沟槽栅电极的形成后均能够稳定地形成。顶部体区的P型杂质浓度分布对IGBT的栅极阈值电压有较大的影响。因此，在批量生产该IGBT的情况下，在被批量生产的IGBT之间不易产生栅极阈值电压的偏差。此外，具有P型杂质浓度的极小值的浮置区能够通过向与浮置区相比靠下侧的区域(例如，底部体区)注入P型杂质来实现。由于通过如此方式在浮置区设置P型杂质浓度的极小值从而使浮置区内的η型杂质与P型杂质的浓度差变大，因此能够稳定地形成浮置区。浮置区的杂质浓度对IGBT的通态电压造成影响。因此，在批量生产该IGBT的情况下，在被批量生产的IGBT之间不易产生通态电压的偏差。此外，由于向与上述的浮置区相比靠下侧的区域的P型杂质的注入为通过高能量而进行的注入，因此需要在形成了沟槽栅电极之后实施。当在形成沟槽栅电极之后实施向较深的位置的P型杂质的注入时，如上所述，在沟槽栅电极的附近杂质的注入深度将不稳定。因此，与浮置区相比靠下侧的区域(例如，底部体区)的杂质浓度的控制变得较为困难。但是，本发明的发明人发现了与浮置区相比靠下侧的沟槽栅电极的附近的杂质浓度分布不会对IGBT的特性(通态电压和栅极阈值电压等)产生较大影响。因此，几乎不会产生起因与浮置区相比靠下侧的区域内的杂质浓度分布的偏差而造成的IGBT的特性的偏差。因此，在该IGBT被批量生产时，在IGBT之间通态电压和栅极阈值电压不易产生偏差。
[0011 ] 上述的IGBT优选为，在沿着半导体基板的厚度方向来观察浮置区内的η型杂质浓度分布时，在浮置区内不存在η型杂质浓度的极大值。
[0012]这种浮置区能够通过向半导体基板的上表面附近(发射区的深度范围内)注入η型杂质，并使所注入的η型杂质扩散，从而被形成。或者，这种浮置区也能够通过外延生长而被形成。根据这些方法，能够在不受到沟槽栅电极的形状的影响的条件下对浮置区内的η型杂质浓度进行控制。因此，在该IGBT被批量生产时，在IGBT之间更不易产生通态电压的偏差。
[0013]上述的IGBT优选为，浮置区通过外延层而被形成。
[0014]根据此种结构，能够将浮置区内的η型杂质浓度设为大致固定。因此，能够更加准确地控制浮置区内的η型杂质浓度。因此，在该IGBT被批量生产时，在IGBT之间更不易产生通态电压的偏差。
[0015]上述的IGBT优选为，在沿着半导体基板的厚度方向来观察底部体区内的P型杂质浓度分布时，在底部体区内存在P型杂质浓度的极大值。
[0016]当以此种方式在底部体区内存在P型杂质浓度的极大值时，在对IGBT进行批量生产时，在IGBT之间，浮置区的下端的位置不易产生偏差。因此，在该IGBT被批量生产时，在IGBT之间更不易产生通态电压的偏差。
[0017]上述的IGBT优选为，沿着半导体基板的厚度方向的浮置区的宽度在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处宽。
[0018]以此方式，当在空穴易于流通的栅绝缘膜附近，浮置区的宽度变宽时，能够在IGBT导通时，在与浮置区相比靠下侧的区域(例如，漂移区)中积蓄更多的空穴。因此，根据该结构，能够降低IGBT的通态电压。
[0019]上述的IGBT优选为，底部体区的下端在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处位于下侧。
[0020]根据这种结构，能够降低IGBT的反馈电容。
[0021]此外，本说明书提供一种新的IGBT的制造方法。该制造方法包括:在露出于半导体基板的上表面的范围内形成η型的发射区的工序；通过向半导体基板的上表面以在发射区的深度范围内停止的方式注入P型杂质，并使所注入的P型杂质扩散，从而在发射区的深度范围的下侧形成P型的顶部体区的工序；通过向半导体基板的上表面以在发射区的深度范围内停止的方式注入η型杂质，并使所注入的η型杂质扩散，从而在顶部体区的深度范围的下侧形成η型的浮置区的工序；在半导体基板的上表面形成沟槽，并形成覆盖沟槽的内表面的栅绝缘膜、以及被配置于沟槽内的栅电极的工序；在形成了沟槽、栅绝缘膜、以及栅电极之后，向半导体基板的上表面以在与浮置区的深度范围相比靠下侧的深度处停止的方式注入P型杂质，从而在浮置区的深度范围的下侧形成P型的底部体区的工序。在实施了上述各个工序之后，沟槽以贯穿发射区、顶部体区、浮置区以及底部体区的方式而被配置。
[0022]另外，形成发射区的工序，形成顶部体区的工序，形成浮置区的工序，形成沟槽、栅绝缘膜、以及栅电极的工序，可以以任意的顺序来实施。因此，上述的“发射区的深度范围”存在如下情况，即，为已经被形成的发射区的深度范围的情况，和为即将被形成的发射区的深度范围的情况。相同地，“顶部体区的深度范围”以及“浮置区的深度范围”也存在为已经被形成的区域的深度范围的情况，和为即将被形成的区域的深度范围的情况。此外，在本说明书中，以在预定的深度范围内停止的方式注入杂质是指，所注入的杂质的平均停止位置处于该预定的深度范围。
[0023]根据该方法，能够通过杂质扩散而稳定地形成顶部体区和浮置区。此外，由于通过在沟槽栅电极形成后向较深的位置处注入P型杂质从而形成底部体区，因此能够在未使浮置区的P型杂质太过上升的条件下形成底部体区。因此，当通过该制造方法而对IGBT进行批量生产时，可抑制在所批量生产的IGBT之间通态电压和栅极阈值电压产生偏差的情况。
[0024]上述的制造方法优选为，在形成沟槽、栅绝缘膜、以及栅电极的工序之前，实施形成顶部体区的工序以及形成浮置区的工序。
[0025]根据该制造方法，在形成栅绝缘膜时，栅绝缘膜附近的浮置区的宽度变宽。因此，根据该制造方法，能够制造出通态电压更低的IGBT。
[0026]上述的制造方法优选为，在形成底部体区的工序中，以栅电极的上表面与半导体基板的上表面相比处于下侧的状态，向半导体基板注入P型杂质。
[0027]根据该制造方法，能够将底部体区以其下端在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处位于下侧的方式形成。因此，能够降低IGBT的反馈电容。
[0028]此外，本说明书提供一种其他的制造方法。该IGBT的制造方法包括:使由η型半导体构成的外延层在基础基板的上表面上生成的工序；在露出于外延层的上表面的范围内形成η型的发射区的工序；通过向外延层的上表面以在发射区的深度范围内停止的方式注入P型杂质，并使所注入的P型杂质扩散，从而在发射区的深度范围的下侧形成P型的顶部体区的工序；在外延层的上表面形成沟槽，并形成覆盖沟槽的内表面的栅绝缘膜、以及被配置于沟槽内的栅电极的工序；在形成了沟槽、栅绝缘膜、以及栅电极之后，向外延层的上表面以在基础基板内停止的方式注入P型杂质，从而在基础基板内形成P型的底部体区的工序。在实施了上述各个工序之后，在顶部体区与底部体区之间留有η型的外延层而构成浮置区，沟槽以贯穿发射区、顶部体区、浮置区、以及底部体区的方式而被配置。
[0029]根据该制造方法，通过外延生长和杂质扩散，从而能够稳定地形成顶部体区和浮置区。因此，当通过该制造方法来批量生产IGBT时，可抑制在IGBT之间通态电压和栅极阈值电压产生偏差。此外，在该制造方法中，浮置区由η型的外延层而被构成。因此，能够将浮置区内的η型杂质浓度设为大致固定。因此，在批量生产了该IGBT的情况下，在IGBT之间更不易产生通态电压的偏差。
[0030]使外延层生长的上述制造方法优选为，在形成沟槽、栅绝缘膜、以及栅电极的工序之前，实施形成顶部体区的工序。
[0031]根据该制造方法，在形成栅绝缘膜时，栅绝缘膜附近的η型外延层(S卩，浮置区)的宽度变宽。因此，根据该制造方法，能够制造出通态电压更低的IGBT。
[0032]使外延层生长的上述制造方法优选为，在形成底部体区的工序中，以栅电极的上表面与半导体基板的上表面相比处于下侧的状态，向半导体基板注入P型杂质。
[0033]根据该制造方法，能够将底部体区以其下端在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处位于下侧的方式形成。因此，能够降低IGBT的反馈电容。
【专利附图】
【附图说明】[0034]图1为第一实施方式的IGBTlO的纵剖视图。
[0035]图2为省略了发射极60、盖绝缘膜46、层间绝缘膜47的图示的IGBTlO的俯视图。
[0036]图3为表示图1的A — A线处的半导体基板内的杂质浓度分布的曲线图。
[0037]图4为表示图1的B — B线处的半导体基板内的杂质浓度分布的曲线图。
[0038]图5为表示IGBTlO的制造方法的流程图。
[0039]图6为图5的制造方法的开始前的半导体基板100的纵剖视图。
[0040]图7为实施了步骤S2之后的半导体基板100的纵剖视图。
[0041]图8为表示图7的C 一 C线处的半导体基板100内的杂质浓度分布的曲线图。
[0042]图9为实施了步骤S4之后的半导体基板100的纵剖视图。
[0043]图10为表示图9的D — D线处的半导体基板100内的杂质浓度分布的曲线图。
[0044]图11为实施了步骤S6之后的半导体基板100的纵剖视图。
[0045]图12为表示图11的E — E线处的半导体基板100内的杂质浓度分布的曲线图。
[0046]图13为实施了步骤S8之后的半导体基板100的纵剖视图。
[0047]图14为实施了步骤SlO之后的半导体基板100的纵剖视图。
[0048]图15为实施了步骤S12之后的半导体基板100的纵剖视图。
[0049]图16为图15的栅电极44的上表面的放大图。
[0050]图17为实施了步骤S14之后的半导体基板100的纵剖视图。
[0051]图18为实施了步骤S16之后的半导体基板100的纵剖视图。
[0052]图19为对浮置区24的宽度宽大部的其他的形成方法进行说明的纵剖视图。
[0053]图20为对浮置区24的宽度宽大部的其他的形成方法进行说明的纵剖视图。
[0054]图21为具有宽度宽大部24b的IGBT的纵剖视图。
[0055]图22为第一改变例的IGBT的与图2相对应的俯视图。
[0056]图23为第二改变例的IGBT的与图2相对应的俯视图。
[0057]图24为第三改变例的IGBT的与图4相对应的位置的杂质浓度分布的曲线图。
[0058]图25为第四改变例的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0059]图26为第五改变例的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0060]图27为第六改变例的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0061]图28为第七改变例的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0062]图29为第八改变例的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0063]图30为第二实施方式的IGBT的与图3相对应的位置的杂质浓度分布的曲线图。
[0064]图31为表示第二实施方式的IGBT的制造方法的流程图。
[0065]图32为实施了步骤S32之后的半导体基板300的纵剖视图。
[0066]图33为表示图32的G — G线处的半导体基板300内的杂质浓度分布的曲线图。
[0067]图34为实施了步骤S34之后的半导体基板300的纵剖视图。
[0068]图35为实施了步骤S42之后的半导体基板300的纵剖视图。
[0069]图36为实施了步骤S44之后的半导体基板300的纵剖视图。
[0070]图37为与第八改变例的IGBT的图30相对应的各处的杂质浓度分布的曲线图。
[0071]图38为第九改变例的IGBT的与图30相对应的位置的杂质浓度分布的曲线图。
[0072]图39为第十改变例的IGBT的与图30相对应的位置的杂质浓度分布的曲线图。[0073]图40为第十一改变例的IGBT的与图30相对应的位置的杂质浓度分布的曲线图。
[0074]图41为对杂质浓度分布的极大值、极小值进行说明的曲线图。
【具体实施方式】
[0075](第一实施方式)
[0076]图1所示的IGBTlO由半导体基板12和被形成在半导体基板12的上表面以及下表面上的电极、绝缘膜等构成。
[0077]在半导体基板12的上表面上形成有多个沟槽40。各个沟槽40的内表面被栅绝缘膜42覆盖。在各个沟槽40的内部形成有栅电极44。栅电极44的上表面被盖绝缘膜46覆盖。此外，在盖绝缘膜46上形成有层间绝缘膜47。但是，被设为在未图示的位置处，栅电极44能够与外部连接。以下，有时会将被形成在沟槽40内的栅绝缘膜42和栅电极44统称为沟槽栅电极48。如图2所示，各个沟槽栅电极48以互相平行的方式延伸。
[0078]在半导体基板12的内部形成有:发射区20、顶部体区22、浮置区24、底部体区26、漂移区28、缓冲区30、以及集电区32。
[0079]发射区20为η型区，且选择性地被形成在露出于半导体基板12的上表面的范围内。发射区20与栅绝缘膜42相接。如图2所示，发射区20沿着沟槽栅电极48而平行地延伸。
[0080]顶部体区22为P型区，且被形成在发射区20的下侧和发射区20的侧方。如图1、2所示，顶部体区22在两个 发射区20之间，露出于半导体基板12的上表面。此外，顶部体区22在发射区20的下侧，与栅绝缘膜42相接。
[0081]浮置区24为η型区，且被形成在顶部体区22的下侧。浮置区24通过顶部体区22而与发射区20隔开。浮置区24与栅绝缘膜42相接。浮置区24的上侧的边界越靠近栅绝缘膜42则越向上侧位移。浮置区24的下侧的边界越靠近栅绝缘膜42则越向下侧位移。因此，沿着半导体基板12的厚度方向的浮置区24的宽度根据位置而发生变化。即，与栅绝缘膜42相接的位置处的浮置区24的宽度Wl大于远离栅绝缘膜42的位置处的浮置区24的宽度W2。在以下，将具有宽度Wl的部分的浮置区24称为宽度宽大部24a。
[0082]底部体区26为P型区，且被形成在浮置区24的下侧。底部体区26通过浮置区24而与顶部体区22隔开。底部体区26与栅绝缘膜42相接。底部体区26的下侧的边界在与栅绝缘膜42相接的位置处比在远离栅绝缘膜42的位置处位于下侧。即，与栅绝缘膜42相接的部分的底部体区26中，形成有沿着栅绝缘膜42而向下侧位移的位移部26a。
[0083]漂移区28为含有低浓度的η型杂质的η型区。漂移区28被形成在底部体区26的下侧。漂移区28通过底部体区26而与浮置区24隔开。漂移区28与位于沟槽40的下端的栅绝缘膜42相接。
[0084]缓冲区30为含有与漂移区28相比浓度较高的η型杂质的η型区。缓冲区30被形成在漂移区28的下侧。
[0085]集电区32为含有高浓度的P型杂质的P型区。集电区32被形成在露出于半导体基板12的下表面的范围内。集电区32通过漂移区28和缓冲区30而与底部体区26隔开。
[0086]由于如上所述在半导体基板12的内部形成有各个区域，因此各个沟槽40以贯穿发射区20、顶部体区22、浮置区24、以及底部体区26，且达到漂移区28的方式而被配置。此夕卜，栅电极44隔着沟槽40的侧面的栅绝缘膜42而与发射区20、顶部体区22、浮置区24、以及底部体区26相对置。
[0087]在半导体基板12的上表面上形成有发射极60。发射极60相对于发射区20和顶部体区22被欧姆连接。发射极60通过盖绝缘膜46、层间绝缘膜47而与栅电极44绝缘。在半导体基板12的下表面上形成有集电极62。集电极62相对于集电区32被欧姆连接。
[0088]图3为表示沿着图1中的A — A线观察时的半导体基板12中的η型杂质和ρ型杂质的浓度分布，图4为表示沿着图1中的B — B线观察时的半导体基板12中的η型杂质和P型杂质的浓度分布。另外，在图3、4以及其他的表示杂质浓度分布的图(除了图41)中，图示了去除了测量误差等级的微小的噪声波形的曲线图。此外，在这些图中，作为表示浓度的轴，使用了对数轴。
[0089]如图3所示，ρ型杂质浓度在发射区20的上端为最大值。P型杂质浓度随着从发射区20的上端趋向下侧而减少，且在浮置区24内达到极小值IV。ρ型杂质浓度随着从该极小值Pa的位置趋向下侧而增加，且在底部体区26内达到极大值Pm。P型杂质浓度随着从该极大值Pui的位置趋向下侧而减少，且在底部体区26与漂移区28的边界处达到大致零。
[0090]η型杂质浓度在发射区20的上端为最大值。η型杂质浓度随着从发射区20的上端趋向下侧而减少。该η型杂质浓度的减少比例在顶部体区22内的位置22C处变得平缓。但是，在从位置22C起靠下侧的区域中，η型杂质浓度也随着趋向下侧而减少。η型杂质浓度在底部体区26内降低至值队，且在漂移区28内η型杂质浓度大致固定在值队。
[0091]此外，如图4所示，即使沿着B — B线，ρ型杂质浓度也与A — A线处的ρ型杂质浓度以大致相同的方式分布。此外，在B — B线处，在发射区20的深度范围内，η型杂质浓度低于P型杂质浓度。即使沿着B — B线，在与发射区20的深度范围相比靠下侧处，η型杂质浓度也与A — A线处的η型杂质浓度以大致相同的方式分布。
[0092]接下来，对IGBTlO的制造方法进行说明。IGBTlO按照图5所示的流程图而被制造。IGBTlO由图6所示的半导体基板100而被制造。半导体基板100为，具有与漂移区28大致相同的η型杂质浓度队(在本实施方式中为，约IX IO14Cm3)的η型的硅基板。半导体基板100的厚度为约700 μ m。
[0093]在步骤S2中，如图7所示，在半导体基板100上形成浮置区24。具体而言，首先，向半导体基板100的上表面离子注入η型杂质(在本实施方式中为磷)。在此，将离子的加速能量设为30keV?300keV，且将注入量设为I X IO11?I X 1014/cm2。η型杂质的注入以所注入的η型杂质在半导体基板100的上表面附近的区域(之后形成发射区20的深度范围)内停止的方式而被实施。更加详细而言，η型杂质的注入以所注入的η型杂质的平均停止位置处于半导体基板100的上表面附近的区域(之后形成发射区20的深度范围)内的方式而被实施。接下来，对半导体基板100进行热处理。在此，在氮气(N2)或氧气(O2)气氛下，将半导体基板100在900?1250°C的温度下保持30?120分钟。另外，热处理的气氛可以为氮气和氧气的混合气氛，也可以为向氧气、氮气、或它们的混合气体中添加了氢气(H2)的气氛。通过实施热处理，从而使被注入至半导体基板100中的η型杂质扩散、且活性化。由此，如图7所示，在半导体基板100中形成了浮置区24。如图8所示，在浮置区24内，于半导体基板100的上表面的位置处η型杂质浓度最高且从该位置起越趋向下侧则杂质浓度越减少。η型杂质以此方式分布浓度是因为，以在半导体基板100的上表面附近停止的方式注Λ η型杂质,且使该η型杂质扩散。
[0094]在步骤S4中，如图9所示，在半导体基板100中形成顶部体区22。具体而言，首先，向半导体基板100的上表面离子注入P型杂质(在本实施方式中为硼)。在此，将离子的加速能量设为30keV?150keV，且将注入量设为I X IO11?5 X 1014/cm2。P型杂质的注入以所注入的P型杂质在半导体基板100的上表面附近的区域(之后形成发射区20的深度范围)内停止的方式而被实施。更加详细而言，P型杂质的注入以被注入的P型杂质的平均停止位置处于半导体基板100的上表面附近的区域(之后形成发射区20的深度范围)内的方式而被实施。接下来，对半导体基板100进行热处理。在此，在氮气、氧气、氮气和氧气的混合气体，或者，向它们中添加了氢气的气体的气氛下，将半导体基板100在900?1250°C的温度下保持30?120分钟。通过实施热处理，从而使被注入至半导体基板100中的P型杂质扩散、且活性化。由此，如图9所示，在半导体基板100的内部形成了顶部体区22。如图10所示，半导体基板100内的P型杂质浓度在半导体基板100的上表面的位置处为最高，且从该位置起越趋向下侧则越减少。P型杂质浓度以此方式分布是因为，以在半导体基板100的上表面附近停止的方式注入P型杂质,且使该P型杂质扩散。
[0095]在步骤S6中，如图11所示，在半导体基板100中形成发射区20。具体而言，首先，在半导体基板100的上表面上形成抗蚀层(resist)。抗蚀层以覆盖不形成发射区20的范围(在图11中顶部体区22露出于半导体基板100的上表面的范围)的方式而形成。接下来，向半导体基板100的上表面离子注入η型杂质(在本实施方式中为砷)。在此，将离子的加速能量设为30keV?150keV，且将注入量设为I X IO13?I X lOVcm2。由此，向未被抗蚀层覆盖的范围的半导体基板100的上表面注入η型杂质。此外，η型杂质的注入以η型杂质在半导体基板100的上表面附近的区域内停止的方式而被实施。接下来，对半导体基板100进行热处理。在此，在氮气、氧气、氮气和氧气的混合气体，或者，在它们中添加了氢气的气体的气氛下，将半导体基板100在900?1250°C的温度下保持20?120分钟。通过实施热处理，从而使被注入到半导体基板100中的η型杂质扩散，且活性化。由此，如图11所示，形成了发射区20。如图12所示，发射区20内的η型杂质浓度在半导体基板100的上表面的位置处为最高，且从该位置起越趋向下侧则越减少。η型杂质浓度以此方式分布是因为，以在半导体基板100的上表面附近停止的方式注入η型杂质，且使该η型杂质扩散。
[0096]在步骤S8中，如图13所示，在半导体基板100的上表面上形成沟槽40。具体而言，首先，在半导体基板100的上表面上形成蚀刻掩模。在蚀刻掩模上，预先在应形成沟槽40的区域内形成开口部。接下来,通过RIE(Reactive 1n Etching:反应离子刻蚀)等各向异性蚀刻而对开口部内的半导体基板100的上表面进行蚀刻。由此，在半导体基板100的上表面上形成沟槽40。沟槽40以达到相当于图1的漂移区28的深度为止的方式而形成。蚀刻掩模在蚀刻之后去除。
[0097]在步骤SlO中，在氧化气氛中对半导体基板100以800°C?1150°C进行热处理。由此，如图14所示，在半导体基板100的表面上形成氧化膜。此时，在沟槽40的内表面上也形成有氧化膜。被形成在沟槽40的内表面上的氧化膜为栅绝缘膜42。在沟槽40的内表面上生长氧化膜(栅绝缘膜42)时，所生长的氧化膜从周围的区域中吸收P型杂质，并且从氧化膜自身之中向周围的区域排出η型杂质。该现象一般被称为偏析。由于该偏析，从而在形成栅绝缘膜42时，如图14所示，栅绝缘膜42的附近的浮置区24的宽度(沿着半导体基板100的厚度方向的宽度)将扩大。其结果为，在与栅绝缘膜42相接的范围内形成浮置区24的宽度宽大部24a。
[0098]在步骤S12中，使多晶硅在半导体基板100的表面上生长。由此，在沟槽40的内部填充多晶硅。接下来，通过蚀刻，来去除被形成在半导体基板100的上表面上的多晶硅。其结果为，半导体基板100成为图15所示的状态。如图15所示，通过留在沟槽40的内部的多晶硅而形成栅电极44。另外，如图16所示，步骤S12以栅电极44的上表面与半导体基板100的上表面相比而位于下侧的方式来实施。即，在实施步骤S12之后，在栅电极44与半导体基板100的上表面之间形成高低差Hl。
[0099]步骤S13中，以在氧化气氛中对半导体基板100进行热处理。由此,使栅电极44的上表面氧化，从而形成盖绝缘膜46。在此，形成厚度为约30nm的盖绝缘膜46。
[0100]在步骤S14中，为了形成底部体区26，而向半导体基板100注入P型杂质来。具体而言，首先，向半导体基板100的上表面离子注入P型杂质(在本实施方式中为硼)。在此，将离子的加速能量设为300keV?3MeV，且将注入量设为I X IO11?I X 1014cm2。该p型杂质的注入以P型杂质在浮置区24的下侧的区域(应形成底部体区26的深度范围)内停止的方式而被实施。更加详细而言，该P型杂质的注入以被注入的P型杂质的平均停止位置位于浮置区24的下侧的区域(应形成底部体区26的深度范围)的方式而被实施。
[0101]在步骤S15中，通过CVD (Chemical Vapor Deposition:化学气相沉积)，而在半导体基板100上形成层间绝缘膜47。在此，形成厚度为约IOOOnm的层间绝缘膜47。
[0102]在步骤S16中，形成底部体区26。具体而言，通过回流而对半导体基板100进行热处理。在该热处理中，在氮气气氛(即，非氧化气氛)中，将半导体基板100在900?1000°C的温度下维持15?60分钟。通过实施热处理，从而使在步骤S14中被注入到半导体基板100中的P型杂质扩散，且活性化。由此，如图17所示，在半导体基板100中形成了底部体区26。另外，由于该热处理是在非氧化气氛中被实施的，因此可防止在半导体基板100中产生0SF。此外，底部体区26的下侧的η型区为漂移区28。当实施步骤S14时，沿着图17的F — F线的半导体基板100内的杂质浓度分布成为图3所示的分布。在底部体区26内形成有P型杂质浓度的极大值Pui是因为，以使P型杂质在应形成底部体区26的范围内停止的方式来实施步骤S14的离子注入。此外，由于以此方式,底部体区26的P型杂质浓度变高，因此在浮置区24内形成P型杂质浓度的极小值Pa。
[0103]另外，如上所述，在步骤S14的P型杂质的注入时，在栅电极44的上表面与半导体基板100的上表面之间形成有高低差Η1。因此，通过高低差Hl的形状的影响，从而在沟槽栅电极48的附近的区域内，与远离沟槽栅电极48的区域相比，P型杂质的平均停止位置处于下侧。因此，在与栅绝缘膜42相接的范围内的底部体区26中形成有位移部26a。
[0104]在步骤S17中，去除覆盖发射区20和顶部体区22的绝缘膜。接下来，如图18所示，在半导体基板100的上表面上形成发射极60。
[0105]在步骤S18中，实施针对半导体基板100的下表面的加工。具体而言，首先，对半导体基板100的下表面进行研磨，从而将半导体基板100磨薄。接下来，通过针对半导体基板100的下表面的离子注入和热处理，从而在半导体基板100的内部形成缓冲区30和集电区32。之后，在半导体基板100的下表面上形成集电极62。当实施步骤S18时，将完成图1所示的IGBT10。[0106]接下来，对IGBTlO的动作进行说明。当在向发射极60与集电极62之间施加了使集电极62成为正的电压的状态下，向栅电极44施加栅极阈值电压(使IGBTlO导通所需要的最小限度的栅电压)以上的电压时，IGBTlO将导通。即，在与栅绝缘膜42相接的范围内的顶部体区22和底部体区26中形成沟道，电子从发射区20通过沟道而向集电区32流动。同时，空穴从集电区32向漂移区28流入。通过空穴向漂移区28的流入，从而在漂移区28中引起电导率调制现象，由此漂移区28的电阻下降。因此，电子以低损耗在漂移区28内流通。此外，流入到漂移区28中的空穴从漂移区28朝向顶部体区22而流动。但是，在漂移区28与顶部体区22之间存在有浮置区24，该浮置区24成为屏障并抑制空穴朝向顶部体区22进行移动的情况。因此，漂移区28内的空穴的浓度变高，从而漂移区28的电阻进一步降低。由此，IGBTlO的通态电压降低。
[0107]此外，在上述的制造方法中，通过使被注入到半导体基板100的上表面附近的P型杂质扩散，从而形成了顶部体区22。其结果为，在顶部体区22内，ρ型杂质浓度随着从上侧趋向下侧而减少。根据该方法，能够在不会于半导体基板100中形成OSF等缺陷、且不会受到沟槽栅电极48的形状的影响的条件下，形成顶部体区22。即，能够准确地控制顶部体区22的位置和顶部体区22内的ρ型杂质浓度。因此，当批量生产第一实施方式的IGBTlO时，在被批量生产的IGBTlO之间，栅极阈值电压不易产生偏差。
[0108]此外，在上述的制造方法中，通过在形成沟槽栅电极48之后直接将P型杂质注入到底部体区26的深度，从而形成了底部体区26。因此，能够在基本未使浮置区24内的ρ型杂质浓度上升的条件下，形成底部体区26。其结果为，在浮置区24内形成有ρ型杂质浓度的极小值Pa。因此，在浮置区24内，η型杂质和ρ型杂质的浓度差较大。由此，浮置区24被稳定且容易地形成。因此，当批量生产第一实施方式的IGBTlO时，在被批量生产的IGBTlO之间，通态电压不易产生偏差。
[0109]此外，当以此方式在形成了沟槽栅电极48之后将ρ型杂质注入到底部体区26的深度时，根据沟槽栅电极48的上部的高低差Hl的形状，沟槽栅电极48附近的ρ型杂质的注入深度将发生变化。因此，无法那么准确地控制沟槽栅电极48附近的ρ型杂质的注入深度。但是，沟槽栅电极48附近的底部体区26内的ρ型杂质浓度对IGBTlO的通态电压或栅极阈值电压造成的影响较小。因此，几乎不会产生因该影响而引起的通态电压或栅极阈值电压的偏差。
[0110]此外，当以此方式形成底部体区26时，能够在底部体区26中形成位移部26a。由此，可得到以下的优点。在IGBTlO中，与底部体区26相比向下侧突出的沟槽栅电极48的突出量LI比较大。因此，存在于底部体区26的附近的漂移区28内的空穴被突出的沟槽栅电极48遮挡，从而被抑制了在漂移区28内向横向进行移动的情况。因此，大量的空穴积蓄在底部体区26的附近的漂移区28内。由此，IGBTlO的通态电压降低。另一方面，一般情况下，当使沟槽栅电极的突出量增大时，栅绝缘膜与漂移区的接触面积将增大，从而IGBT的反馈电容将增大。但是，在上述的IGBTlO中，通过形成位移部26a，从而栅绝缘膜42与漂移区28的接触面积减少。因此，该IGBTlO中，尽管突出量LI较大，但反馈电容较小。因此，在第一实施方式的IGBTlO中所产生的开关损耗较小。
[0111]此外，从漂移区28向顶部体区22进行移动的空穴的多数穿过栅绝缘膜42的附近(即，沟道的附近)的浮置区24而移动。在上述的IGBTlO中，在栅绝缘膜42的附近形成有浮置区24的宽度宽大部24a。通过宽度宽大部24a，从而抑制了空穴从漂移区28向顶部体区22进行移动的情况。由此，IGBTlO的通态电压被进一步降低。
[0112]另外，虽然在上述的第一实施方式中，按照浮置区24、顶部体区22、发射区20的顺序而形成了这些区域，但是形成这些区域的顺序可任意变更。此外，在无需于浮置区24中形成宽度宽大部24a的情况下，也可以在形成了沟槽栅电极48之后，形成浮置区24、顶部体区22、以及发射区20。另外，在形成沟槽栅电极48之前形成发射区20的情况下，优选为，如上所述那样使用砷以作为用于形成发射区20的η型杂质。这是因为，由于砷难以热扩散，因此即使在沟槽栅电极48的形成时受到热量也能够使砷留在目标区域。也能够代替砷而使用磷来形成发射区20。在这种情况下，由于磷易于热扩散，因此优选为在形成了沟槽栅电极48之后形成发射区20。此外，虽然在上述的第一实施方式中，作为用于形成浮置区24的η型杂质而使用了磷，但是也可替代磷而使用砷。
[0113]此外，在上述的第一实施方式中，通过在形成了浮置区24和顶部体区22之后形成栅绝缘膜42，从而在浮置区24中形成了宽度宽大部24a。但是，也可以通过以下方法，在浮置区24中形成宽度宽大部。在该方法中，首先，实施上述的步骤S2?4。接下来，如图19所示，在半导体基板100的上表面上形成掩膜102，该掩膜102在形成沟槽40的区域内设置了开口部。然后，隔着该掩膜102而向浮置区24注入η型杂质，并使所注入了的η型杂质进行扩散，且活性化。由此，如图20所示，形成宽度宽大部24b。之后，通过以贯穿宽度宽大部24b的方式形成沟槽栅电极48，且实施其他必要的工序，从而完成图21所示的IGBT。
[0114]此外，由于在上述的第一实施方式中，在半导体基板的上表面上，沟槽栅电极48、发射区20、顶部体区22以图2所示的方式被配置。但是，这些部分也可以以图22或图23所示的方式配置。
[0115]另外，由于在第一实施方式中，以如图8所示那样在半导体基板100的上端处η型杂质浓度达到最大的方式而形成了浮置区24，因此即使在图4 (图1的B — B线处的杂质浓度分布)中，在半导体基板100的上端处η型杂质浓度也达到最大。但是，当上述的η型杂质的平均停止位置与第一实施方式相比而稍微变深时，B-B线处的杂质浓度将如图24所示。即，在发射区20的深度范围内形成η型杂质浓度的极大值Nm。如此，即使在发射区20的深度范围内形成η型杂质浓度的极大值Nui，只要与发射区20相比靠下侧的顶部体区22以及浮置区24中不存在η型杂质浓度的极大值，则不会成为问题。这是因为，只要是在发射区20的深度范围内，η型杂质的注入深度便较浅，因此不会产生OSF等问题。同样地，如图25所示，P型杂质浓度的极大值Pui2也可以存在于发射区20的深度范围内。
[0116]此外，如图26所示，也可以在发射区20内存在η型杂质浓度的极大值Νω2。此外，如图27所示，P型杂质的极小值Pu也可以高于漂移区28的η型杂质浓度队。此外，图28为将在步骤S2、S4、S6、S14中被注入的杂质的浓度分布分为每个步骤来进行描绘的图。如图28所示，在步骤S14中被注入的P型杂质的一部分也可以分布于发射区20内。例如，如图28所示，在步骤S14中被注入的P型杂质浓度的曲线图与在步骤S6中被注入的η型杂质浓度的曲线图之间的交点Cl处的η型杂质浓度，也可以大于漂移区28的η型杂质浓度Nl (原半导体基板100的η型杂质浓度)。
[0117]此外，如图29所示，在步骤S2中被注入且被扩散的η型杂质的一部分也可以分布至底部体区26的下侧。S卩，在底部体区26的下侧也可以形成有与浓度队相比η型杂质浓度较高的区域28a。在该结构中，通过与含有区域28a在内的底部体区相比靠下侧的η型区整体，从而形成了漂移区28。该结构能够通过使在步骤S2中所注入的η型杂质的扩散距离延长来形成。通过以此方式延长η型杂质的扩散距离，从而减小浮置区24中的η型杂质浓度分布的倾斜度，由此使η型杂质浓度分布近似于平坦。因此，能够稳定地形成浮置区24，并进一步降低通态电压的偏差。此外，通过以此方式延长η型杂质的扩散距离，从而使顶部体区22内的η型杂质浓度变低，由此进一步降低栅极阈值电压的偏差。
[0118](第二实施方式)
[0119]接下来，对第二实施方式的IGBT进行说明。第二实施方式的IGBT以与图1、2所示的第一实施方式的IGBTlO大致相同的方式配置有各个部。但是，第二实施方式的IGBT的杂质浓度分布与第一实施方式的IGBTlO有所不同。如图30所示，在第二实施方式的IGBT中，于顶部体区22内以及浮置区24内，η型杂质浓度为大致固定。
[0120]接下来，对第二实施方式的IGBT的制造方法进行说明。第二实施方式的IGBT按照图31的流程图而被制造。第二实施方式的IGBT由具有与漂移区28大致相同的η型杂质浓度Nlj的娃基板(以下,称为基础基板)被制造。
[0121]在步骤S32中，如图32所示，在基础基板200上使与基础基板200相比η型杂质浓度较高的η型半导体层210外延生长。在以下，将η型半导体层210称为外延层210。此夕卜，将外延层210和基础基板200统称为半导体基板300。当实施步骤S32时，半导体基板300内的杂质浓度成为如图33所示的分布。如图所示，外延层210内的η型杂质浓度成为大致固定。
[0122]在步骤S34中，如图34所示，在外延层210内形成顶部体区22。在此，通过与上述的步骤S4相同的条件，而向外延层210的上表面离子注入P型杂质。S卩，以所注入的P型杂质的平均停止位置处于外延层210的上表面附近的区域(之后形成发射区20的深度范围)的方式注入P型杂质。接下来,通过与上述的步骤S4相同的条件，而对半导体基板300进行热处理，从而使所注入的P型杂质扩散，且活性化。由此，在外延层210内形成顶部体区22。在此，在顶部体区22的下侧以留有η型的外延层210的方式形成顶部体区22。顶部体区22的下侧的η型的外延层210成为浮置区24。
[0123]在步骤S36中，以与上述的步骤S6相同的方式，在外延层210内形成发射区20。在步骤S38中，在半导体基板300的上表面上形成沟槽40，该沟槽40贯穿发射区20、顶部体区22、浮置区24并达到基础基板200。在步骤S40中，以与上述的步骤SlO相同的方式形成栅绝缘膜42。此时，在栅绝缘膜42的附近的浮置区24中形成有宽度宽大部24a。在步骤S42中，以与上述的步骤S12相同的方式形成栅电极44。在实施步骤S42之后，半导体基板300成为如图35所示的状态。
[0124]在步骤S44中，如图36所示，在与基础基板200内的浮置区24相接的区域内形成底部体区26。在步骤S44中，在与上述的步骤S14相同的条件下，以被注入的P型杂质的平均停止位置处于浮置区24的下侧的区域(应形成的底部体区26的深度范围)内的方式注入P型杂质。接下来，对半导体基板300进行热处理，从而使P型杂质扩散，且活性化。由此，如图36所不,形成底部体区26。另外，由于栅电极44的上表面与外延层210的上表面之间的高低差的影响，从而在底部体区26中形成位移部26a。
[0125]步骤S45、46、48以与步骤S15、16，S18相同的方式而被实施。由此，完成具有图1所示的剖视结构、且具有图30所示的杂质浓度分布的IGBT。
[0126]在第二实施方式的IGBT中，除了通过第一实施方式的IGBTlO而得到的有益效果以外，还得到以下的有益效果。在第二实施方式的IGBT中，浮置区24通过η型的外延层210而被形成。在以此方式通过外延生长而形成浮置区24的情况下，与如第一实施方式那样通过扩散而形成浮置区24的情况相比，能够提高浮置区24的η型杂质浓度。由此，能够更加稳定地形成浮置区24，从而能够进一步降低批量生产时的IGBT之间的通态电压的偏差。
[0127]此外，在第二实施方式的IGBT中，如图30所示，浮置区24内的η型杂质浓度为大致固定。即使如此，也能够降低通态电压的偏差。即，在第一实施方式的IGBTlO中，如图3所示，浮置区24内的η型杂质浓度的最大值Nfh存在于顶部体区22与浮置区24的边界处。当该边界附近的P型杂质浓度发生变化时，最大值Nfh也发生变化。最大值Nfh会影响到IGBT的通态电压。因此，在第一实施方式的IGBTlO中，所述边界附近的ρ型杂质浓度成为决定IGBTlO的通态电压的主要原因之一。另一方面，由于在第二实施方式的IGBT中,浮置区24内的η型杂质浓度为大致固定，因此即使所述边界附近的P型杂质浓度发生变化，浮置区24内的η型杂质浓度的最大值也不会变化。由此，由于在第二实施方式的IGBT中决定通态电压的主要原因减少，因此批量生产时在IGBT之间更不易产生通态电压的偏差。
[0128]另外，在第二实施方式中，P型杂质浓度的极大值Pui存在于底部体区26内。但是，如图37所示，极大值Pui也可以存在于浮置区24与底部体区26的边界处，如图38所示，极大值Pui也可以存在于浮置区24内。此外，在第二实施方式中，极大值Pm与浮置区24内的η型杂质浓度相比较低。但是，如图39所示，极大值Pm也可以与浮置区24内的η型杂质浓度为相同程度，如图40所示，极大值Pui也可以高于浮置区24内的η型杂质浓度。此外，即使在第二实施方式的IGBT中，杂质浓度也可以分布为如在上文对图24?28所叙述的那样。
[0129]此外，即使在第二实施方式的IGBT中，也可以如图22、23那样配置各区域。
[0130]此外，虽然在第一实施方式以及第二实施方式中，对形成在半导体基板上的IGBT进行了说明，但在半导体基板上还可以形成有其他的半导体元件。例如，在半导体基板上，除了 IGBT以外，还可以形成有与IGBT反向导通的二极管。
[0131]此外，虽然在第一实施方式以及第二实施方式中，分别实施了用于使杂质向顶部体区扩散的热处理、和用于使杂质向浮置区扩散的热处理，但是也可以通过一次的热处理而实施向浮置区的杂质扩散和向顶部体区的杂质扩散。
[0132]以上，虽然详细地对实施方式进行了说明，但是这些只不过是示例，并不对权利要求书进行限定。在权利要求书所述的技术中，包含对以上例示的具体示例进行各种各样的改变、变更的示例。
[0133]在本说明书或附图中所说明的技术要素通过单独或各种组合来发挥技术上的有用性，而并不限定于在申请时权利要求所述的组合。此外，在本说明书或附图中所例示的技术为同时达成多个目的的技术，且达成其中一个目的本身也具有技术上的有用性。
【权利要求】
1.一种绝缘栅双极性晶体管，其具备半导体基板， 并具有: η型的发射区，其被形成在露出于半导体基板的上表面的范围内； P型的顶部体区，其被形成在发射区的下侧； η型的浮置区，其被形成在顶部体区的下侧，并通过顶部体区而与发射区隔开； P型的底部体区，其被形成在浮置区的下侧，并通过浮置区而与顶部体区隔开； 沟槽，其被形成在半导体基板的上表面，并贯穿发射区、顶部体区、浮置区以及底部体区； 栅绝缘膜，其覆盖沟槽的内表面； 栅电极，其被配置于沟槽的内部， 在沿着半导体基板的厚度方向来观察与发射区相比位于下侧的顶部体区和浮置区内的P型杂质浓度分布时，P型杂质浓度随着从与发射区相比位于下侧的顶部体区的上端趋向下侧而减少，且在浮置区内的预定深度处达到极小值。
2.如权利要求1所述的绝缘栅双极性晶体管，其中， 在沿着半导体基板的厚度方向来观察浮置区内的η型杂质浓度分布时，在浮置区内不存在η型杂质浓度的极大值。
3.如权利要求1或2所述的绝缘栅双极性晶体管，其中， 浮置区通过外延层而被形成。
4.如权利要求1至3中的任意一项所述的绝缘栅双极性晶体管，其中， 在沿着半导体基板的厚度方向来观察底部体区内的P型杂质浓度分布时，在底部体区内存在P型杂质浓度的极大值。
5.如权利要求1至4中的任意一项所述的绝缘栅双极性晶体管，其中， 沿着半导体基板的厚度方向的浮置区的宽度在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处宽。
6.如权利要求1至5中的任意一项所述的绝缘栅双极性晶体管，其中， 底部体区的下端在与栅绝缘膜相接的位置处比在远离栅绝缘膜的位置处位于下侧。
7.—种制造方法，其为绝缘栅双极性晶体管的制造方法，并包括: 在露出于半导体基板的上表面的范围内形成η型的发射区的工序； 通过向半导体基板的上表面以在发射区的深度范围内停止的方式注入P型杂质，并使所注入的P型杂质扩散，从而在发射区的深度范围的下侧形成P型的顶部体区的工序；通过向半导体基板的上表面以在发射区的深度范围内停止的方式注入η型杂质，并使所注入的η型杂质扩散，从而在顶部体区的深度范围的下侧形成η型的浮置区的工序；在半导体基板的上表面形成沟槽，并形成覆盖沟槽的内表面的栅绝缘膜、以及被配置于沟槽内的栅电极的工序； 在形成了沟槽、栅绝缘膜以及栅电极之后，向半导体基板的上表面以在与浮置区的深度范围相比靠下侧的深度处停止的方式注入P型杂质，从而在浮置区的深度范围的下侧形成P型的底部体区的工序， 在实施了上述各个工序之后，沟槽以贯穿发射区、顶部体区、浮置区以及底部体区的方式而被配置。
8.如权利要求7所述的制造方法，其中， 在形成沟槽、栅绝缘膜以及栅电极的工序之前，实施形成顶部体区的工序以及形成浮置区的工序。
9.如权利要求7或8所述的制造方法，其中， 在形成底部体区的工序中，以栅电极的上表面与半导体基板的上表面相比处于下侧的状态，向半导体基板注入P型杂质。
10.一种制造方法，其为绝缘栅双极性晶体管的制造方法，并包括: 使由η型半导体构成的外延层在基础基板的上表面上生长的工序； 在露出于外延层的上表面的范围内形成η型的发射区的工序； 通过向外延层的 上表面以在发射区的深度范围内停止的方式注入P型杂质，并使所注入的P型杂质扩散，从而在发射区的深度范围的下侧形成P型的顶部体区的工序； 在外延层的上表面形成沟槽，并形成覆盖沟槽的内表面的栅绝缘膜、以及被配置于沟槽内的栅电极的工序； 在形成了沟槽、栅绝缘膜以及栅电极之后，向外延层的上表面以在基础基板内停止的方式注入P型杂质，从而在基础基板内形成P型的底部体区的工序， 在实施了上述各个工序之后，在顶部体区与底部体区之间留有η型的外延层而构成浮置区，沟槽以贯穿发射区、顶部体区、浮置区以及底部体区的方式而被配置。
11.如权利要求10所述的制造方法，其中， 在形成沟槽、栅绝缘膜以及栅电极的工序之前，实施形成顶部体区的工序。
12.如权利要求10或11所述的制造方法，其中， 在形成底部体区的工序中，以栅电极的上表面与半导体基板的上表面相比处于下侧的状态，向半导体基板注入P型杂质。
【文档编号】H01L21/336GK103843142SQ201180073862
【公开日】2014年6月4日 申请日期:2011年9月28日 优先权日:2011年9月28日
【发明者】妹尾贤, 宫城恭辅, 西胁刚, 斋藤顺 申请人:丰田自动车株式会社